arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/sched/clock.h>
   9 #include <linux/random.h>
  10 #include <asm/processor.h>
  11 #include <asm/apic.h>
  12 #include <asm/cpu.h>
  13 #include <asm/spec-ctrl.h>
  14 #include <asm/smp.h>
  15 #include <asm/pci-direct.h>
  16 #include <asm/delay.h>
  17
  18 #ifdef CONFIG_X86_64
  19 # include <asm/mmconfig.h>
  20 # include <asm/set_memory.h>
  21 #endif
  22
  23 #include "cpu.h"
  24
  25 static const int amd_erratum_383[];
  26 static const int amd_erratum_400[];
  27 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
  28
  29 /*
  30  * nodes_per_socket: Stores the number of nodes per socket.
  31  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  32  * Node Identifiers[10:8]
  33  */
  34 static u32 nodes_per_socket = 1;
  35
  36 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  37 {
  38         u32 gprs[8] = { 0 };
  39         int err;
  40
  41         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  42                   "%s should only be used on K8!\n", __func__);
  43
  44         gprs[1] = msr;
  45         gprs[7] = 0x9c5a203a;
  46
  47         err = rdmsr_safe_regs(gprs);
  48
  49         *p = gprs[0] | ((u64)gprs[2] << 32);
  50
  51         return err;
  52 }
  53
  54 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  55 {
  56         u32 gprs[8] = { 0 };
  57
  58         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  59                   "%s should only be used on K8!\n", __func__);
  60
  61         gprs[0] = (u32)val;
  62         gprs[1] = msr;
  63         gprs[2] = val >> 32;
  64         gprs[7] = 0x9c5a203a;
  65
  66         return wrmsr_safe_regs(gprs);
  67 }
  68
  69 /*
  70  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  71  *      misexecution of code under Linux. Owners of such processors should
  72  *      contact AMD for precise details and a CPU swap.
  73  *
  74  *      See     http://www.multimania.com/poulot/k6bug.html
  75  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  76  *              (Publication # 21266  Issue Date: August 1998)
  77  *
  78  *      The following test is erm.. interesting. AMD neglected to up
  79  *      the chip setting when fixing the bug but they also tweaked some
  80  *      performance at the same time..
  81  */
  82
  83 extern __visible void vide(void);
  84 __asm__(".globl vide\n"
  85         ".type vide, @function\n"
  86         ".align 4\n"
  87         "vide: ret\n");
  88
  89 static void init_amd_k5(struct cpuinfo_x86 *c)
  90 {
  91 #ifdef CONFIG_X86_32
  92 /*
  93  * General Systems BIOSen alias the cpu frequency registers
  94  * of the Elan at 0x000df000. Unfortunately, one of the Linux
  95  * drivers subsequently pokes it, and changes the CPU speed.
  96  * Workaround : Remove the unneeded alias.
  97  */
  98 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  99 #define CBAR_ENB        (0x80000000)
 100 #define CBAR_KEY        (0X000000CB)
 101         if (c->x86_model == 9 || c->x86_model == 10) {
 102                 if (inl(CBAR) & CBAR_ENB)
 103                         outl(0 | CBAR_KEY, CBAR);
 104         }
 105 #endif
 106 }
 107
 108 static void init_amd_k6(struct cpuinfo_x86 *c)
 109 {
 110 #ifdef CONFIG_X86_32
 111         u32 l, h;
 112         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 113
 114         if (c->x86_model < 6) {
 115                 /* Based on AMD doc 20734R - June 2000 */
 116                 if (c->x86_model == 0) {
 117                         clear_cpu_cap(c, X86_FEATURE_APIC);
 118                         set_cpu_cap(c, X86_FEATURE_PGE);
 119                 }
 120                 return;
 121         }
 122
 123         if (c->x86_model == 6 && c->x86_stepping == 1) {
 124                 const int K6_BUG_LOOP = 1000000;
 125                 int n;
 126                 void (*f_vide)(void);
 127                 u64 d, d2;
 128
 129                 pr_info("AMD K6 stepping B detected - ");
 130
 131                 /*
 132                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 133                  * calls at the same time.
 134                  */
 135
 136                 n = K6_BUG_LOOP;
 137                 f_vide = vide;
 138                 OPTIMIZER_HIDE_VAR(f_vide);
 139                 d = rdtsc();
 140                 while (n--)
 141                         f_vide();
 142                 d2 = rdtsc();
 143                 d = d2-d;
 144
 145                 if (d > 20*K6_BUG_LOOP)
 146                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 147                 else
 148                         pr_cont("probably OK (after B9730xxxx).\n");
 149         }
 150
 151         /* K6 with old style WHCR */
 152         if (c->x86_model < 8 ||
 153            (c->x86_model == 8 && c->x86_stepping < 8)) {
 154                 /* We can only write allocate on the low 508Mb */
 155                 if (mbytes > 508)
 156                         mbytes = 508;
 157
 158                 rdmsr(MSR_K6_WHCR, l, h);
 159                 if ((l&0x0000FFFF) == 0) {
 160                         unsigned long flags;
 161                         l = (1<<0)|((mbytes/4)<<1);
 162                         local_irq_save(flags);
 163                         wbinvd();
 164                         wrmsr(MSR_K6_WHCR, l, h);
 165                         local_irq_restore(flags);
 166                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 167                                 mbytes);
 168                 }
 169                 return;
 170         }
 171
 172         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 173              c->x86_model == 9 || c->x86_model == 13) {
 174                 /* The more serious chips .. */
 175
 176                 if (mbytes > 4092)
 177                         mbytes = 4092;
 178
 179                 rdmsr(MSR_K6_WHCR, l, h);
 180                 if ((l&0xFFFF0000) == 0) {
 181                         unsigned long flags;
 182                         l = ((mbytes>>2)<<22)|(1<<16);
 183                         local_irq_save(flags);
 184                         wbinvd();
 185                         wrmsr(MSR_K6_WHCR, l, h);
 186                         local_irq_restore(flags);
 187                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 188                                 mbytes);
 189                 }
 190
 191                 return;
 192         }
 193
 194         if (c->x86_model == 10) {
 195                 /* AMD Geode LX is model 10 */
 196                 /* placeholder for any needed mods */
 197                 return;
 198         }
 199 #endif
 200         /*
 201          * Work around Erratum 1386.  The XSAVES instruction malfunctions in
 202          * certain circumstances on Zen1/2 uarch, and not all parts have had
 203          * updated microcode at the time of writing (March 2023).
 204          *
 205          * Affected parts all have no supervisor XSAVE states, meaning that
 206          * the XSAVEC instruction (which works fine) is equivalent.
 207          */
 208         clear_cpu_cap(c, X86_FEATURE_XSAVES);
 209 }
 210
 211 static void init_amd_k7(struct cpuinfo_x86 *c)
 212 {
 213 #ifdef CONFIG_X86_32
 214         u32 l, h;
 215
 216         /*
 217          * Bit 15 of Athlon specific MSR 15, needs to be 0
 218          * to enable SSE on Palomino/Morgan/Barton CPU's.
 219          * If the BIOS didn't enable it already, enable it here.
 220          */
 221         if (c->x86_model >= 6 && c->x86_model <= 10) {
 222                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 223                         pr_info("Enabling disabled K7/SSE Support.\n");
 224                         msr_clear_bit(MSR_K7_HWCR, 15);
 225                         set_cpu_cap(c, X86_FEATURE_XMM);
 226                 }
 227         }
 228
 229         /*
 230          * It's been determined by AMD that Athlons since model 8 stepping 1
 231          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 232          * As per AMD technical note 27212 0.2
 233          */
 234         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 235                 rdmsr(MSR_K7_CLK_CTL, l, h);
 236                 if ((l & 0xfff00000) != 0x20000000) {
 237                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 238                                 l, ((l & 0x000fffff)|0x20000000));
 239                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 240                 }
 241         }
 242
 243         set_cpu_cap(c, X86_FEATURE_K7);
 244
 245         /* calling is from identify_secondary_cpu() ? */
 246         if (!c->cpu_index)
 247                 return;
 248
 249         /*
 250          * Certain Athlons might work (for various values of 'work') in SMP
 251          * but they are not certified as MP capable.
 252          */
 253         /* Athlon 660/661 is valid. */
 254         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 255             (c->x86_stepping == 1)))
 256                 return;
 257
 258         /* Duron 670 is valid */
 259         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 260                 return;
 261
 262         /*
 263          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 264          * bit. It's worth noting that the A5 stepping (662) of some
 265          * Athlon XP's have the MP bit set.
 266          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 267          * more.
 268          */
 269         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 270             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 271              (c->x86_model > 7))
 272                 if (cpu_has(c, X86_FEATURE_MP))
 273                         return;
 274
 275         /* If we get here, not a certified SMP capable AMD system. */
 276
 277         /*
 278          * Don't taint if we are running SMP kernel on a single non-MP
 279          * approved Athlon
 280          */
 281         WARN_ONCE(1, "WARNING: This combination of AMD"
 282                 " processors is not suitable for SMP.\n");
 283         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 284 #endif
 285 }
 286
 287 #ifdef CONFIG_NUMA
 288 /*
 289  * To workaround broken NUMA config.  Read the comment in
 290  * srat_detect_node().
 291  */
 292 static int nearby_node(int apicid)
 293 {
 294         int i, node;
 295
 296         for (i = apicid - 1; i >= 0; i--) {
 297                 node = __apicid_to_node[i];
 298                 if (node != NUMA_NO_NODE && node_online(node))
 299                         return node;
 300         }
 301         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 302                 node = __apicid_to_node[i];
 303                 if (node != NUMA_NO_NODE && node_online(node))
 304                         return node;
 305         }
 306         return first_node(node_online_map); /* Shouldn't happen */
 307 }
 308 #endif
 309
 310 /*
 311  * Fix up cpu_core_id for pre-F17h systems to be in the
 312  * [0 .. cores_per_node - 1] range. Not really needed but
 313  * kept so as not to break existing setups.
 314  */
 315 static void legacy_fixup_core_id(struct cpuinfo_x86 *c)
 316 {
 317         u32 cus_per_node;
 318
 319         if (c->x86 >= 0x17)
 320                 return;
 321
 322         cus_per_node = c->x86_max_cores / nodes_per_socket;
 323         c->cpu_core_id %= cus_per_node;
 324 }
 325
 326
 327 static void amd_get_topology_early(struct cpuinfo_x86 *c)
 328 {
 329         if (cpu_has(c, X86_FEATURE_TOPOEXT))
 330                 smp_num_siblings = ((cpuid_ebx(0x8000001e) >> 8) & 0xff) + 1;
 331 }
 332
 333 /*
 334  * Fixup core topology information for
 335  * (1) AMD multi-node processors
 336  *     Assumption: Number of cores in each internal node is the same.
 337  * (2) AMD processors supporting compute units
 338  */
 339 static void amd_get_topology(struct cpuinfo_x86 *c)
 340 {
 341         u8 node_id;
 342         int cpu = smp_processor_id();
 343
 344         /* get information required for multi-node processors */
 345         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 346                 u32 eax, ebx, ecx, edx;
 347
 348                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 349
 350                 node_id  = ecx & 0xff;
 351
 352                 if (c->x86 == 0x15)
 353                         c->cu_id = ebx & 0xff;
 354
 355                 if (c->x86 >= 0x17) {
 356                         c->cpu_core_id = ebx & 0xff;
 357
 358                         if (smp_num_siblings > 1)
 359                                 c->x86_max_cores /= smp_num_siblings;
 360                 }
 361
 362                 /*
 363                  * We may have multiple LLCs if L3 caches exist, so check if we
 364                  * have an L3 cache by looking at the L3 cache CPUID leaf.
 365                  */
 366                 if (cpuid_edx(0x80000006)) {
 367                         if (c->x86 == 0x17) {
 368                                 /*
 369                                  * LLC is at the core complex level.
 370                                  * Core complex id is ApicId[3].
 371                                  */
 372                                 per_cpu(cpu_llc_id, cpu) = c->apicid >> 3;
 373                         } else {
 374                                 /* LLC is at the node level. */
 375                                 per_cpu(cpu_llc_id, cpu) = node_id;
 376                         }
 377                 }
 378         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 379                 u64 value;
 380
 381                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 382                 node_id = value & 7;
 383
 384                 per_cpu(cpu_llc_id, cpu) = node_id;
 385         } else
 386                 return;
 387
 388         if (nodes_per_socket > 1) {
 389                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 390                 legacy_fixup_core_id(c);
 391         }
 392 }
 393
 394 /*
 395  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 396  * Assumes number of cores is a power of two.
 397  */
 398 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 399 {
 400         unsigned bits;
 401         int cpu = smp_processor_id();
 402
 403         bits = c->x86_coreid_bits;
 404         /* Low order bits define the core id (index of core in socket) */
 405         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 406         /* Convert the initial APIC ID into the socket ID */
 407         c->phys_proc_id = c->initial_apicid >> bits;
 408         /* use socket ID also for last level cache */
 409         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 410         amd_get_topology(c);
 411 }
 412
 413 u16 amd_get_nb_id(int cpu)
 414 {
 415         return per_cpu(cpu_llc_id, cpu);
 416 }
 417 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 418
 419 u32 amd_get_nodes_per_socket(void)
 420 {
 421         return nodes_per_socket;
 422 }
 423 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 424
 425 static void srat_detect_node(struct cpuinfo_x86 *c)
 426 {
 427 #ifdef CONFIG_NUMA
 428         int cpu = smp_processor_id();
 429         int node;
 430         unsigned apicid = c->apicid;
 431
 432         node = numa_cpu_node(cpu);
 433         if (node == NUMA_NO_NODE)
 434                 node = per_cpu(cpu_llc_id, cpu);
 435
 436         /*
 437          * On multi-fabric platform (e.g. Numascale NumaChip) a
 438          * platform-specific handler needs to be called to fixup some
 439          * IDs of the CPU.
 440          */
 441         if (x86_cpuinit.fixup_cpu_id)
 442                 x86_cpuinit.fixup_cpu_id(c, node);
 443
 444         if (!node_online(node)) {
 445                 /*
 446                  * Two possibilities here:
 447                  *
 448                  * - The CPU is missing memory and no node was created.  In
 449                  *   that case try picking one from a nearby CPU.
 450                  *
 451                  * - The APIC IDs differ from the HyperTransport node IDs
 452                  *   which the K8 northbridge parsing fills in.  Assume
 453                  *   they are all increased by a constant offset, but in
 454                  *   the same order as the HT nodeids.  If that doesn't
 455                  *   result in a usable node fall back to the path for the
 456                  *   previous case.
 457                  *
 458                  * This workaround operates directly on the mapping between
 459                  * APIC ID and NUMA node, assuming certain relationship
 460                  * between APIC ID, HT node ID and NUMA topology.  As going
 461                  * through CPU mapping may alter the outcome, directly
 462                  * access __apicid_to_node[].
 463                  */
 464                 int ht_nodeid = c->initial_apicid;
 465
 466                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 467                         node = __apicid_to_node[ht_nodeid];
 468                 /* Pick a nearby node */
 469                 if (!node_online(node))
 470                         node = nearby_node(apicid);
 471         }
 472         numa_set_node(cpu, node);
 473 #endif
 474 }
 475
 476 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 477 {
 478 #ifdef CONFIG_SMP
 479         unsigned bits, ecx;
 480
 481         /* Multi core CPU? */
 482         if (c->extended_cpuid_level < 0x80000008)
 483                 return;
 484
 485         ecx = cpuid_ecx(0x80000008);
 486
 487         c->x86_max_cores = (ecx & 0xff) + 1;
 488
 489         /* CPU telling us the core id bits shift? */
 490         bits = (ecx >> 12) & 0xF;
 491
 492         /* Otherwise recompute */
 493         if (bits == 0) {
 494                 while ((1 << bits) < c->x86_max_cores)
 495                         bits++;
 496         }
 497
 498         c->x86_coreid_bits = bits;
 499 #endif
 500 }
 501
 502 static void bsp_init_amd(struct cpuinfo_x86 *c)
 503 {
 504
 505 #ifdef CONFIG_X86_64
 506         if (c->x86 >= 0xf) {
 507                 unsigned long long tseg;
 508
 509                 /*
 510                  * Split up direct mapping around the TSEG SMM area.
 511                  * Don't do it for gbpages because there seems very little
 512                  * benefit in doing so.
 513                  */
 514                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 515                         unsigned long pfn = tseg >> PAGE_SHIFT;
 516
 517                         pr_debug("tseg: %010llx\n", tseg);
 518                         if (pfn_range_is_mapped(pfn, pfn + 1))
 519                                 set_memory_4k((unsigned long)__va(tseg), 1);
 520                 }
 521         }
 522 #endif
 523
 524         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 525
 526                 if (c->x86 > 0x10 ||
 527                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 528                         u64 val;
 529
 530                         rdmsrl(MSR_K7_HWCR, val);
 531                         if (!(val & BIT(24)))
 532                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 533                 }
 534         }
 535
 536         if (c->x86 == 0x15) {
 537                 unsigned long upperbit;
 538                 u32 cpuid, assoc;
 539
 540                 cpuid    = cpuid_edx(0x80000005);
 541                 assoc    = cpuid >> 16 & 0xff;
 542                 upperbit = ((cpuid >> 24) << 10) / assoc;
 543
 544                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 545                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 546
 547                 /* A random value per boot for bit slice [12:upper_bit) */
 548                 va_align.bits = get_random_int() & va_align.mask;
 549         }
 550
 551         if (cpu_has(c, X86_FEATURE_MWAITX))
 552                 use_mwaitx_delay();
 553
 554         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 555                 u32 ecx;
 556
 557                 ecx = cpuid_ecx(0x8000001e);
 558                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 559         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 560                 u64 value;
 561
 562                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 563                 nodes_per_socket = ((value >> 3) & 7) + 1;
 564         }
 565
 566         if (!boot_cpu_has(X86_FEATURE_AMD_SSBD) &&
 567             !boot_cpu_has(X86_FEATURE_VIRT_SSBD) &&
 568             c->x86 >= 0x15 && c->x86 <= 0x17) {
 569                 unsigned int bit;
 570
 571                 switch (c->x86) {
 572                 case 0x15: bit = 54; break;
 573                 case 0x16: bit = 33; break;
 574                 case 0x17: bit = 10; break;
 575                 default: return;
 576                 }
 577                 /*
 578                  * Try to cache the base value so further operations can
 579                  * avoid RMW. If that faults, do not enable SSBD.
 580                  */
 581                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 582                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 583                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 584                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 585                 }
 586         }
 587 }
 588
 589 static void early_init_amd(struct cpuinfo_x86 *c)
 590 {
 591         u64 value;
 592         u32 dummy;
 593
 594         early_init_amd_mc(c);
 595
 596         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 597
 598         /*
 599          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 600          * with P/T states and does not stop in deep C-states
 601          */
 602         if (c->x86_power & (1 << 8)) {
 603                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 604                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 605         }
 606
 607         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 608         if (c->x86_power & BIT(12))
 609                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 610
 611 #ifdef CONFIG_X86_64
 612         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 613 #else
 614         /*  Set MTRR capability flag if appropriate */
 615         if (c->x86 == 5)
 616                 if (c->x86_model == 13 || c->x86_model == 9 ||
 617                     (c->x86_model == 8 && c->x86_stepping >= 8))
 618                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 619 #endif
 620 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 621         /*
 622          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 623          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 624          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 625          * after 16h.
 626          */
 627         if (boot_cpu_has(X86_FEATURE_APIC)) {
 628                 if (c->x86 > 0x16)
 629                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 630                 else if (c->x86 >= 0xf) {
 631                         /* check CPU config space for extended APIC ID */
 632                         unsigned int val;
 633
 634                         val = read_pci_config(0, 24, 0, 0x68);
 635                         if ((val >> 17 & 0x3) == 0x3)
 636                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 637                 }
 638         }
 639 #endif
 640
 641         /*
 642          * This is only needed to tell the kernel whether to use VMCALL
 643          * and VMMCALL.  VMMCALL is never executed except under virt, so
 644          * we can set it unconditionally.
 645          */
 646         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 647
 648         /* F16h erratum 793, CVE-2013-6885 */
 649         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 650                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 651
 652         /*
 653          * Check whether the machine is affected by erratum 400. This is
 654          * used to select the proper idle routine and to enable the check
 655          * whether the machine is affected in arch_post_acpi_init(), which
 656          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 657          */
 658         if (cpu_has_amd_erratum(c, amd_erratum_400))
 659                 set_cpu_bug(c, X86_BUG_AMD_E400);
 660
 661         /*
 662          * BIOS support is required for SME. If BIOS has enabled SME then
 663          * adjust x86_phys_bits by the SME physical address space reduction
 664          * value. If BIOS has not enabled SME then don't advertise the
 665          * feature (set in scattered.c). Also, since the SME support requires
 666          * long mode, don't advertise the feature under CONFIG_X86_32.
 667          */
 668         if (cpu_has(c, X86_FEATURE_SME)) {
 669                 u64 msr;
 670
 671                 /* Check if SME is enabled */
 672                 rdmsrl(MSR_K8_SYSCFG, msr);
 673                 if (msr & MSR_K8_SYSCFG_MEM_ENCRYPT) {
 674                         c->x86_phys_bits -= (cpuid_ebx(0x8000001f) >> 6) & 0x3f;
 675                         if (IS_ENABLED(CONFIG_X86_32))
 676                                 clear_cpu_cap(c, X86_FEATURE_SME);
 677                 } else {
 678                         clear_cpu_cap(c, X86_FEATURE_SME);
 679                 }
 680         }
 681
 682         /* Re-enable TopologyExtensions if switched off by BIOS */
 683         if (c->x86 == 0x15 &&
 684             (c->x86_model >= 0x10 && c->x86_model <= 0x6f) &&
 685             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 686
 687                 if (msr_set_bit(0xc0011005, 54) > 0) {
 688                         rdmsrl(0xc0011005, value);
 689                         if (value & BIT_64(54)) {
 690                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 691                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 692                         }
 693                 }
 694         }
 695
 696         amd_get_topology_early(c);
 697 }
 698
 699 static void init_amd_k8(struct cpuinfo_x86 *c)
 700 {
 701         u32 level;
 702         u64 value;
 703
 704         /* On C+ stepping K8 rep microcode works well for copy/memset */
 705         level = cpuid_eax(1);
 706         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 707                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 708
 709         /*
 710          * Some BIOSes incorrectly force this feature, but only K8 revision D
 711          * (model = 0x14) and later actually support it.
 712          * (AMD Erratum #110, docId: 25759).
 713          */
 714         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 715                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 716                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 717                         value &= ~BIT_64(32);
 718                         wrmsrl_amd_safe(0xc001100d, value);
 719                 }
 720         }
 721
 722         if (!c->x86_model_id[0])
 723                 strcpy(c->x86_model_id, "Hammer");
 724
 725 #ifdef CONFIG_SMP
 726         /*
 727          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 728          * bit 6 of msr C001_0015
 729          *
 730          * Errata 63 for SH-B3 steppings
 731          * Errata 122 for all steppings (F+ have it disabled by default)
 732          */
 733         msr_set_bit(MSR_K7_HWCR, 6);
 734 #endif
 735         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 736 }
 737
 738 static void init_amd_gh(struct cpuinfo_x86 *c)
 739 {
 740 #ifdef CONFIG_X86_64
 741         /* do this for boot cpu */
 742         if (c == &boot_cpu_data)
 743                 check_enable_amd_mmconf_dmi();
 744
 745         fam10h_check_enable_mmcfg();
 746 #endif
 747
 748         /*
 749          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 750          * is always needed when GART is enabled, even in a kernel which has no
 751          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 752          * If it doesn't, we do it here as suggested by the BKDG.
 753          *
 754          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 755          */
 756         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 757
 758         /*
 759          * On family 10h BIOS may not have properly enabled WC+ support, causing
 760          * it to be converted to CD memtype. This may result in performance
 761          * degradation for certain nested-paging guests. Prevent this conversion
 762          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 763          *
 764          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 765          * guests on older kvm hosts.
 766          */
 767         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 768
 769         if (cpu_has_amd_erratum(c, amd_erratum_383))
 770                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 771 }
 772
 773 static void init_amd_ln(struct cpuinfo_x86 *c)
 774 {
 775         /*
 776          * Apply erratum 665 fix unconditionally so machines without a BIOS
 777          * fix work.
 778          */
 779         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 780 }
 781
 782 static bool rdrand_force;
 783
 784 static int __init rdrand_cmdline(char *str)
 785 {
 786         if (!str)
 787                 return -EINVAL;
 788
 789         if (!strcmp(str, "force"))
 790                 rdrand_force = true;
 791         else
 792                 return -EINVAL;
 793
 794         return 0;
 795 }
 796 early_param("rdrand", rdrand_cmdline);
 797
 798 static void clear_rdrand_cpuid_bit(struct cpuinfo_x86 *c)
 799 {
 800         /*
 801          * Saving of the MSR used to hide the RDRAND support during
 802          * suspend/resume is done by arch/x86/power/cpu.c, which is
 803          * dependent on CONFIG_PM_SLEEP.
 804          */
 805         if (!IS_ENABLED(CONFIG_PM_SLEEP))
 806                 return;
 807
 808         /*
 809          * The nordrand option can clear X86_FEATURE_RDRAND, so check for
 810          * RDRAND support using the CPUID function directly.
 811          */
 812         if (!(cpuid_ecx(1) & BIT(30)) || rdrand_force)
 813                 return;
 814
 815         msr_clear_bit(MSR_AMD64_CPUID_FN_1, 62);
 816
 817         /*
 818          * Verify that the CPUID change has occurred in case the kernel is
 819          * running virtualized and the hypervisor doesn't support the MSR.
 820          */
 821         if (cpuid_ecx(1) & BIT(30)) {
 822                 pr_info_once("BIOS may not properly restore RDRAND after suspend, but hypervisor does not support hiding RDRAND via CPUID.\n");
 823                 return;
 824         }
 825
 826         clear_cpu_cap(c, X86_FEATURE_RDRAND);
 827         pr_info_once("BIOS may not properly restore RDRAND after suspend, hiding RDRAND via CPUID. Use rdrand=force to reenable.\n");
 828 }
 829
 830 static void init_amd_jg(struct cpuinfo_x86 *c)
 831 {
 832         /*
 833          * Some BIOS implementations do not restore proper RDRAND support
 834          * across suspend and resume. Check on whether to hide the RDRAND
 835          * instruction support via CPUID.
 836          */
 837         clear_rdrand_cpuid_bit(c);
 838 }
 839
 840 static void init_amd_bd(struct cpuinfo_x86 *c)
 841 {
 842         u64 value;
 843
 844         /*
 845          * The way access filter has a performance penalty on some workloads.
 846          * Disable it on the affected CPUs.
 847          */
 848         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 849                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 850                         value |= 0x1E;
 851                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 852                 }
 853         }
 854
 855         /*
 856          * Some BIOS implementations do not restore proper RDRAND support
 857          * across suspend and resume. Check on whether to hide the RDRAND
 858          * instruction support via CPUID.
 859          */
 860         clear_rdrand_cpuid_bit(c);
 861 }
 862
 863 static void init_amd_zn(struct cpuinfo_x86 *c)
 864 {
 865         set_cpu_cap(c, X86_FEATURE_ZEN);
 866
 867         /* Fix up CPUID bits, but only if not virtualised. */
 868         if (!cpu_has(c, X86_FEATURE_HYPERVISOR)) {
 869
 870                 /* Erratum 1076: CPB feature bit not being set in CPUID. */
 871                 if (!cpu_has(c, X86_FEATURE_CPB))
 872                         set_cpu_cap(c, X86_FEATURE_CPB);
 873
 874                 /*
 875                  * Zen3 (Fam19 model < 0x10) parts are not susceptible to
 876                  * Branch Type Confusion, but predate the allocation of the
 877                  * BTC_NO bit.
 878                  */
 879                 if (c->x86 == 0x19 && !cpu_has(c, X86_FEATURE_BTC_NO))
 880                         set_cpu_cap(c, X86_FEATURE_BTC_NO);
 881         }
 882 }
 883
 884 static void init_amd(struct cpuinfo_x86 *c)
 885 {
 886         early_init_amd(c);
 887
 888         /*
 889          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 890          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 891          */
 892         clear_cpu_cap(c, 0*32+31);
 893
 894         if (c->x86 >= 0x10)
 895                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 896
 897         /* get apicid instead of initial apic id from cpuid */
 898         c->apicid = hard_smp_processor_id();
 899
 900         /* K6s reports MCEs but don't actually have all the MSRs */
 901         if (c->x86 < 6)
 902                 clear_cpu_cap(c, X86_FEATURE_MCE);
 903
 904         switch (c->x86) {
 905         case 4:    init_amd_k5(c); break;
 906         case 5:    init_amd_k6(c); break;
 907         case 6:    init_amd_k7(c); break;
 908         case 0xf:  init_amd_k8(c); break;
 909         case 0x10: init_amd_gh(c); break;
 910         case 0x12: init_amd_ln(c); break;
 911         case 0x15: init_amd_bd(c); break;
 912         case 0x16: init_amd_jg(c); break;
 913         case 0x17: init_amd_zn(c); break;
 914         }
 915
 916         /*
 917          * Enable workaround for FXSAVE leak on CPUs
 918          * without a XSaveErPtr feature
 919          */
 920         if ((c->x86 >= 6) && (!cpu_has(c, X86_FEATURE_XSAVEERPTR)))
 921                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 922
 923         cpu_detect_cache_sizes(c);
 924
 925         amd_detect_cmp(c);
 926         srat_detect_node(c);
 927
 928         init_amd_cacheinfo(c);
 929
 930         if (c->x86 >= 0xf)
 931                 set_cpu_cap(c, X86_FEATURE_K8);
 932
 933         if (cpu_has(c, X86_FEATURE_XMM2)) {
 934                 unsigned long long val;
 935                 int ret;
 936
 937                 /*
 938                  * A serializing LFENCE has less overhead than MFENCE, so
 939                  * use it for execution serialization.  On families which
 940                  * don't have that MSR, LFENCE is already serializing.
 941                  * msr_set_bit() uses the safe accessors, too, even if the MSR
 942                  * is not present.
 943                  */
 944                 msr_set_bit(MSR_AMD64_DE_CFG,
 945                             MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT);
 946
 947                 /*
 948                  * Verify that the MSR write was successful (could be running
 949                  * under a hypervisor) and only then assume that LFENCE is
 950                  * serializing.
 951                  */
 952                 ret = rdmsrl_safe(MSR_AMD64_DE_CFG, &val);
 953                 if (!ret && (val & MSR_AMD64_DE_CFG_LFENCE_SERIALIZE)) {
 954                         /* A serializing LFENCE stops RDTSC speculation */
 955                         set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 956                 } else {
 957                         /* MFENCE stops RDTSC speculation */
 958                         set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 959                 }
 960         }
 961
 962         /*
 963          * Family 0x12 and above processors have APIC timer
 964          * running in deep C states.
 965          */
 966         if (c->x86 > 0x11)
 967                 set_cpu_cap(c, X86_FEATURE_ARAT);
 968
 969         /* 3DNow or LM implies PREFETCHW */
 970         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 971                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 972                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 973
 974         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
 975         if (!cpu_has(c, X86_FEATURE_XENPV))
 976                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 977 }
 978
 979 #ifdef CONFIG_X86_32
 980 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 981 {
 982         /* AMD errata T13 (order #21922) */
 983         if ((c->x86 == 6)) {
 984                 /* Duron Rev A0 */
 985                 if (c->x86_model == 3 && c->x86_stepping == 0)
 986                         size = 64;
 987                 /* Tbird rev A1/A2 */
 988                 if (c->x86_model == 4 &&
 989                         (c->x86_stepping == 0 || c->x86_stepping == 1))
 990                         size = 256;
 991         }
 992         return size;
 993 }
 994 #endif
 995
 996 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 997 {
 998         u32 ebx, eax, ecx, edx;
 999         u16 mask = 0xfff;
1000
1001         if (c->x86 < 0xf)
1002                 return;
1003
1004         if (c->extended_cpuid_level < 0x80000006)
1005                 return;
1006
1007         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
1008
1009         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
1010         tlb_lli_4k[ENTRIES] = ebx & mask;
1011
1012         /*
1013          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
1014          * characteristics from the CPUID function 0x80000005 instead.
1015          */
1016         if (c->x86 == 0xf) {
1017                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
1018                 mask = 0xff;
1019         }
1020
1021         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
1022         if (!((eax >> 16) & mask))
1023                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
1024         else
1025                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
1026
1027         /* a 4M entry uses two 2M entries */
1028         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
1029
1030         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
1031         if (!(eax & mask)) {
1032                 /* Erratum 658 */
1033                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
1034                         tlb_lli_2m[ENTRIES] = 1024;
1035                 } else {
1036                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
1037                         tlb_lli_2m[ENTRIES] = eax & 0xff;
1038                 }
1039         } else
1040                 tlb_lli_2m[ENTRIES] = eax & mask;
1041
1042         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
1043 }
1044
1045 static const struct cpu_dev amd_cpu_dev = {
1046         .c_vendor       = "AMD",
1047         .c_ident        = { "AuthenticAMD" },
1048 #ifdef CONFIG_X86_32
1049         .legacy_models = {
1050                 { .family = 4, .model_names =
1051                   {
1052                           [3] = "486 DX/2",
1053                           [7] = "486 DX/2-WB",
1054                           [8] = "486 DX/4",
1055                           [9] = "486 DX/4-WB",
1056                           [14] = "Am5x86-WT",
1057                           [15] = "Am5x86-WB"
1058                   }
1059                 },
1060         },
1061         .legacy_cache_size = amd_size_cache,
1062 #endif
1063         .c_early_init   = early_init_amd,
1064         .c_detect_tlb   = cpu_detect_tlb_amd,
1065         .c_bsp_init     = bsp_init_amd,
1066         .c_init         = init_amd,
1067         .c_x86_vendor   = X86_VENDOR_AMD,
1068 };
1069
1070 cpu_dev_register(amd_cpu_dev);
1071
1072 /*
1073  * AMD errata checking
1074  *
1075  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
1076  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
1077  * have an OSVW id assigned, which it takes as first argument. Both take a
1078  * variable number of family-specific model-stepping ranges created by
1079  * AMD_MODEL_RANGE().
1080  *
1081  * Example:
1082  *
1083  * const int amd_erratum_319[] =
1084  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
1085  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
1086  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
1087  */
1088
1089 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
1090 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
1091 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
1092         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
1093 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
1094 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
1095 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
1096
1097 static const int amd_erratum_400[] =
1098         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
1099                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
1100
1101 static const int amd_erratum_383[] =
1102         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
1103
1104
1105 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
1106 {
1107         int osvw_id = *erratum++;
1108         u32 range;
1109         u32 ms;
1110
1111         if (osvw_id >= 0 && osvw_id < 65536 &&
1112             cpu_has(cpu, X86_FEATURE_OSVW)) {
1113                 u64 osvw_len;
1114
1115                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
1116                 if (osvw_id < osvw_len) {
1117                         u64 osvw_bits;
1118
1119                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
1120                             osvw_bits);
1121                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
1122                 }
1123         }
1124
1125         /* OSVW unavailable or ID unknown, match family-model-stepping range */
1126         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
1127         while ((range = *erratum++))
1128                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
1129                     (ms >= AMD_MODEL_RANGE_START(range)) &&
1130                     (ms <= AMD_MODEL_RANGE_END(range)))
1131                         return true;
1132
1133         return false;
1134 }
1135
1136 void set_dr_addr_mask(unsigned long mask, int dr)
1137 {
1138         if (!boot_cpu_has(X86_FEATURE_BPEXT))
1139                 return;
1140
1141         switch (dr) {
1142         case 0:
1143                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
1144                 break;
1145         case 1:
1146         case 2:
1147         case 3:
1148                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
1149                 break;
1150         default:
1151                 break;
1152         }
1153 }