arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/random.h>
   9 #include <asm/processor.h>
  10 #include <asm/apic.h>
  11 #include <asm/cpu.h>
  12 #include <asm/spec-ctrl.h>
  13 #include <asm/smp.h>
  14 #include <asm/pci-direct.h>
  15 #include <asm/delay.h>
  16
  17 #ifdef CONFIG_X86_64
  18 # include <asm/mmconfig.h>
  19 # include <asm/cacheflush.h>
  20 #endif
  21
  22 #include "cpu.h"
  23
  24 /*
  25  * nodes_per_socket: Stores the number of nodes per socket.
  26  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  27  * Node Identifiers[10:8]
  28  */
  29 static u32 nodes_per_socket = 1;
  30
  31 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  32 {
  33         u32 gprs[8] = { 0 };
  34         int err;
  35
  36         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  37                   "%s should only be used on K8!\n", __func__);
  38
  39         gprs[1] = msr;
  40         gprs[7] = 0x9c5a203a;
  41
  42         err = rdmsr_safe_regs(gprs);
  43
  44         *p = gprs[0] | ((u64)gprs[2] << 32);
  45
  46         return err;
  47 }
  48
  49 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  50 {
  51         u32 gprs[8] = { 0 };
  52
  53         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  54                   "%s should only be used on K8!\n", __func__);
  55
  56         gprs[0] = (u32)val;
  57         gprs[1] = msr;
  58         gprs[2] = val >> 32;
  59         gprs[7] = 0x9c5a203a;
  60
  61         return wrmsr_safe_regs(gprs);
  62 }
  63
  64 /*
  65  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  66  *      misexecution of code under Linux. Owners of such processors should
  67  *      contact AMD for precise details and a CPU swap.
  68  *
  69  *      See     http://www.multimania.com/poulot/k6bug.html
  70  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  71  *              (Publication # 21266  Issue Date: August 1998)
  72  *
  73  *      The following test is erm.. interesting. AMD neglected to up
  74  *      the chip setting when fixing the bug but they also tweaked some
  75  *      performance at the same time..
  76  */
  77
  78 extern __visible void vide(void);
  79 __asm__(".globl vide\n\t.align 4\nvide: ret");
  80
  81 static void init_amd_k5(struct cpuinfo_x86 *c)
  82 {
  83 #ifdef CONFIG_X86_32
  84 /*
  85  * General Systems BIOSen alias the cpu frequency registers
  86  * of the Elan at 0x000df000. Unfortuantly, one of the Linux
  87  * drivers subsequently pokes it, and changes the CPU speed.
  88  * Workaround : Remove the unneeded alias.
  89  */
  90 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  91 #define CBAR_ENB        (0x80000000)
  92 #define CBAR_KEY        (0X000000CB)
  93         if (c->x86_model == 9 || c->x86_model == 10) {
  94                 if (inl(CBAR) & CBAR_ENB)
  95                         outl(0 | CBAR_KEY, CBAR);
  96         }
  97 #endif
  98 }
  99
 100 static void init_amd_k6(struct cpuinfo_x86 *c)
 101 {
 102 #ifdef CONFIG_X86_32
 103         u32 l, h;
 104         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 105
 106         if (c->x86_model < 6) {
 107                 /* Based on AMD doc 20734R - June 2000 */
 108                 if (c->x86_model == 0) {
 109                         clear_cpu_cap(c, X86_FEATURE_APIC);
 110                         set_cpu_cap(c, X86_FEATURE_PGE);
 111                 }
 112                 return;
 113         }
 114
 115         if (c->x86_model == 6 && c->x86_stepping == 1) {
 116                 const int K6_BUG_LOOP = 1000000;
 117                 int n;
 118                 void (*f_vide)(void);
 119                 u64 d, d2;
 120
 121                 printk(KERN_INFO "AMD K6 stepping B detected - ");
 122
 123                 /*
 124                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 125                  * calls at the same time.
 126                  */
 127
 128                 n = K6_BUG_LOOP;
 129                 f_vide = vide;
 130                 d = rdtsc();
 131                 while (n--)
 132                         f_vide();
 133                 d2 = rdtsc();
 134                 d = d2-d;
 135
 136                 if (d > 20*K6_BUG_LOOP)
 137                         printk(KERN_CONT
 138                                 "system stability may be impaired when more than 32 MB are used.\n");
 139                 else
 140                         printk(KERN_CONT "probably OK (after B9730xxxx).\n");
 141         }
 142
 143         /* K6 with old style WHCR */
 144         if (c->x86_model < 8 ||
 145            (c->x86_model == 8 && c->x86_stepping < 8)) {
 146                 /* We can only write allocate on the low 508Mb */
 147                 if (mbytes > 508)
 148                         mbytes = 508;
 149
 150                 rdmsr(MSR_K6_WHCR, l, h);
 151                 if ((l&0x0000FFFF) == 0) {
 152                         unsigned long flags;
 153                         l = (1<<0)|((mbytes/4)<<1);
 154                         local_irq_save(flags);
 155                         wbinvd();
 156                         wrmsr(MSR_K6_WHCR, l, h);
 157                         local_irq_restore(flags);
 158                         printk(KERN_INFO "Enabling old style K6 write allocation for %d Mb\n",
 159                                 mbytes);
 160                 }
 161                 return;
 162         }
 163
 164         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 165              c->x86_model == 9 || c->x86_model == 13) {
 166                 /* The more serious chips .. */
 167
 168                 if (mbytes > 4092)
 169                         mbytes = 4092;
 170
 171                 rdmsr(MSR_K6_WHCR, l, h);
 172                 if ((l&0xFFFF0000) == 0) {
 173                         unsigned long flags;
 174                         l = ((mbytes>>2)<<22)|(1<<16);
 175                         local_irq_save(flags);
 176                         wbinvd();
 177                         wrmsr(MSR_K6_WHCR, l, h);
 178                         local_irq_restore(flags);
 179                         printk(KERN_INFO "Enabling new style K6 write allocation for %d Mb\n",
 180                                 mbytes);
 181                 }
 182
 183                 return;
 184         }
 185
 186         if (c->x86_model == 10) {
 187                 /* AMD Geode LX is model 10 */
 188                 /* placeholder for any needed mods */
 189                 return;
 190         }
 191 #endif
 192 }
 193
 194 static void init_amd_k7(struct cpuinfo_x86 *c)
 195 {
 196 #ifdef CONFIG_X86_32
 197         u32 l, h;
 198
 199         /*
 200          * Bit 15 of Athlon specific MSR 15, needs to be 0
 201          * to enable SSE on Palomino/Morgan/Barton CPU's.
 202          * If the BIOS didn't enable it already, enable it here.
 203          */
 204         if (c->x86_model >= 6 && c->x86_model <= 10) {
 205                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 206                         printk(KERN_INFO "Enabling disabled K7/SSE Support.\n");
 207                         msr_clear_bit(MSR_K7_HWCR, 15);
 208                         set_cpu_cap(c, X86_FEATURE_XMM);
 209                 }
 210         }
 211
 212         /*
 213          * It's been determined by AMD that Athlons since model 8 stepping 1
 214          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 215          * As per AMD technical note 27212 0.2
 216          */
 217         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 218                 rdmsr(MSR_K7_CLK_CTL, l, h);
 219                 if ((l & 0xfff00000) != 0x20000000) {
 220                         printk(KERN_INFO
 221                             "CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 222                                         l, ((l & 0x000fffff)|0x20000000));
 223                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 224                 }
 225         }
 226
 227         set_cpu_cap(c, X86_FEATURE_K7);
 228
 229         /* calling is from identify_secondary_cpu() ? */
 230         if (!c->cpu_index)
 231                 return;
 232
 233         /*
 234          * Certain Athlons might work (for various values of 'work') in SMP
 235          * but they are not certified as MP capable.
 236          */
 237         /* Athlon 660/661 is valid. */
 238         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 239             (c->x86_stepping == 1)))
 240                 return;
 241
 242         /* Duron 670 is valid */
 243         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 244                 return;
 245
 246         /*
 247          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 248          * bit. It's worth noting that the A5 stepping (662) of some
 249          * Athlon XP's have the MP bit set.
 250          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 251          * more.
 252          */
 253         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 254             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 255              (c->x86_model > 7))
 256                 if (cpu_has(c, X86_FEATURE_MP))
 257                         return;
 258
 259         /* If we get here, not a certified SMP capable AMD system. */
 260
 261         /*
 262          * Don't taint if we are running SMP kernel on a single non-MP
 263          * approved Athlon
 264          */
 265         WARN_ONCE(1, "WARNING: This combination of AMD"
 266                 " processors is not suitable for SMP.\n");
 267         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 268 #endif
 269 }
 270
 271 #ifdef CONFIG_NUMA
 272 /*
 273  * To workaround broken NUMA config.  Read the comment in
 274  * srat_detect_node().
 275  */
 276 static int nearby_node(int apicid)
 277 {
 278         int i, node;
 279
 280         for (i = apicid - 1; i >= 0; i--) {
 281                 node = __apicid_to_node[i];
 282                 if (node != NUMA_NO_NODE && node_online(node))
 283                         return node;
 284         }
 285         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 286                 node = __apicid_to_node[i];
 287                 if (node != NUMA_NO_NODE && node_online(node))
 288                         return node;
 289         }
 290         return first_node(node_online_map); /* Shouldn't happen */
 291 }
 292 #endif
 293
 294 /*
 295  * Fixup core topology information for
 296  * (1) AMD multi-node processors
 297  *     Assumption: Number of cores in each internal node is the same.
 298  * (2) AMD processors supporting compute units
 299  */
 300 #ifdef CONFIG_SMP
 301 static void amd_get_topology(struct cpuinfo_x86 *c)
 302 {
 303         u32 cores_per_cu = 1;
 304         u8 node_id;
 305         int cpu = smp_processor_id();
 306
 307         /* get information required for multi-node processors */
 308         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 309                 u32 eax, ebx, ecx, edx;
 310
 311                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 312                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 313                 node_id = ecx & 7;
 314
 315                 /* get compute unit information */
 316                 smp_num_siblings = ((ebx >> 8) & 3) + 1;
 317                 c->compute_unit_id = ebx & 0xff;
 318                 cores_per_cu += ((ebx >> 8) & 3);
 319         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 320                 u64 value;
 321
 322                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 323                 nodes_per_socket = ((value >> 3) & 7) + 1;
 324                 node_id = value & 7;
 325         } else
 326                 return;
 327
 328         /* fixup multi-node processor information */
 329         if (nodes_per_socket > 1) {
 330                 u32 cores_per_node;
 331                 u32 cus_per_node;
 332
 333                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 334                 cores_per_node = c->x86_max_cores / nodes_per_socket;
 335                 cus_per_node = cores_per_node / cores_per_cu;
 336
 337                 /* store NodeID, use llc_shared_map to store sibling info */
 338                 per_cpu(cpu_llc_id, cpu) = node_id;
 339
 340                 /* core id has to be in the [0 .. cores_per_node - 1] range */
 341                 c->cpu_core_id %= cores_per_node;
 342                 c->compute_unit_id %= cus_per_node;
 343         }
 344 }
 345 #endif
 346
 347 /*
 348  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 349  * Assumes number of cores is a power of two.
 350  */
 351 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 352 {
 353 #ifdef CONFIG_SMP
 354         unsigned bits;
 355         int cpu = smp_processor_id();
 356
 357         bits = c->x86_coreid_bits;
 358         /* Low order bits define the core id (index of core in socket) */
 359         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 360         /* Convert the initial APIC ID into the socket ID */
 361         c->phys_proc_id = c->initial_apicid >> bits;
 362         /* use socket ID also for last level cache */
 363         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 364         amd_get_topology(c);
 365
 366         /*
 367          * Fix percpu cpu_llc_id here as LLC topology is different
 368          * for Fam17h systems.
 369          */
 370          if (c->x86 != 0x17 || !cpuid_edx(0x80000006))
 371                 return;
 372
 373         per_cpu(cpu_llc_id, cpu) = c->apicid >> 3;
 374 #endif
 375 }
 376
 377 u16 amd_get_nb_id(int cpu)
 378 {
 379         u16 id = 0;
 380 #ifdef CONFIG_SMP
 381         id = per_cpu(cpu_llc_id, cpu);
 382 #endif
 383         return id;
 384 }
 385 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 386
 387 u32 amd_get_nodes_per_socket(void)
 388 {
 389         return nodes_per_socket;
 390 }
 391 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 392
 393 static void srat_detect_node(struct cpuinfo_x86 *c)
 394 {
 395 #ifdef CONFIG_NUMA
 396         int cpu = smp_processor_id();
 397         int node;
 398         unsigned apicid = c->apicid;
 399
 400         node = numa_cpu_node(cpu);
 401         if (node == NUMA_NO_NODE)
 402                 node = per_cpu(cpu_llc_id, cpu);
 403
 404         /*
 405          * On multi-fabric platform (e.g. Numascale NumaChip) a
 406          * platform-specific handler needs to be called to fixup some
 407          * IDs of the CPU.
 408          */
 409         if (x86_cpuinit.fixup_cpu_id)
 410                 x86_cpuinit.fixup_cpu_id(c, node);
 411
 412         if (!node_online(node)) {
 413                 /*
 414                  * Two possibilities here:
 415                  *
 416                  * - The CPU is missing memory and no node was created.  In
 417                  *   that case try picking one from a nearby CPU.
 418                  *
 419                  * - The APIC IDs differ from the HyperTransport node IDs
 420                  *   which the K8 northbridge parsing fills in.  Assume
 421                  *   they are all increased by a constant offset, but in
 422                  *   the same order as the HT nodeids.  If that doesn't
 423                  *   result in a usable node fall back to the path for the
 424                  *   previous case.
 425                  *
 426                  * This workaround operates directly on the mapping between
 427                  * APIC ID and NUMA node, assuming certain relationship
 428                  * between APIC ID, HT node ID and NUMA topology.  As going
 429                  * through CPU mapping may alter the outcome, directly
 430                  * access __apicid_to_node[].
 431                  */
 432                 int ht_nodeid = c->initial_apicid;
 433
 434                 if (ht_nodeid >= 0 &&
 435                     __apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 436                         node = __apicid_to_node[ht_nodeid];
 437                 /* Pick a nearby node */
 438                 if (!node_online(node))
 439                         node = nearby_node(apicid);
 440         }
 441         numa_set_node(cpu, node);
 442 #endif
 443 }
 444
 445 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 446 {
 447 #ifdef CONFIG_SMP
 448         unsigned bits, ecx;
 449
 450         /* Multi core CPU? */
 451         if (c->extended_cpuid_level < 0x80000008)
 452                 return;
 453
 454         ecx = cpuid_ecx(0x80000008);
 455
 456         c->x86_max_cores = (ecx & 0xff) + 1;
 457
 458         /* CPU telling us the core id bits shift? */
 459         bits = (ecx >> 12) & 0xF;
 460
 461         /* Otherwise recompute */
 462         if (bits == 0) {
 463                 while ((1 << bits) < c->x86_max_cores)
 464                         bits++;
 465         }
 466
 467         c->x86_coreid_bits = bits;
 468 #endif
 469 }
 470
 471 static void bsp_init_amd(struct cpuinfo_x86 *c)
 472 {
 473
 474 #ifdef CONFIG_X86_64
 475         if (c->x86 >= 0xf) {
 476                 unsigned long long tseg;
 477
 478                 /*
 479                  * Split up direct mapping around the TSEG SMM area.
 480                  * Don't do it for gbpages because there seems very little
 481                  * benefit in doing so.
 482                  */
 483                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 484                         unsigned long pfn = tseg >> PAGE_SHIFT;
 485
 486                         printk(KERN_DEBUG "tseg: %010llx\n", tseg);
 487                         if (pfn_range_is_mapped(pfn, pfn + 1))
 488                                 set_memory_4k((unsigned long)__va(tseg), 1);
 489                 }
 490         }
 491 #endif
 492
 493         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 494
 495                 if (c->x86 > 0x10 ||
 496                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 497                         u64 val;
 498
 499                         rdmsrl(MSR_K7_HWCR, val);
 500                         if (!(val & BIT(24)))
 501                                 printk(KERN_WARNING FW_BUG "TSC doesn't count "
 502                                         "with P0 frequency!\n");
 503                 }
 504         }
 505
 506         if (c->x86 == 0x15) {
 507                 unsigned long upperbit;
 508                 u32 cpuid, assoc;
 509
 510                 cpuid    = cpuid_edx(0x80000005);
 511                 assoc    = cpuid >> 16 & 0xff;
 512                 upperbit = ((cpuid >> 24) << 10) / assoc;
 513
 514                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 515                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 516
 517                 /* A random value per boot for bit slice [12:upper_bit) */
 518                 va_align.bits = get_random_int() & va_align.mask;
 519         }
 520
 521         if (cpu_has(c, X86_FEATURE_MWAITX))
 522                 use_mwaitx_delay();
 523
 524         if (c->x86 >= 0x15 && c->x86 <= 0x17) {
 525                 unsigned int bit;
 526
 527                 switch (c->x86) {
 528                 case 0x15: bit = 54; break;
 529                 case 0x16: bit = 33; break;
 530                 case 0x17: bit = 10; break;
 531                 default: return;
 532                 }
 533                 /*
 534                  * Try to cache the base value so further operations can
 535                  * avoid RMW. If that faults, do not enable SSBD.
 536                  */
 537                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 538                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 539                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 540                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 541                 }
 542         }
 543 }
 544
 545 static void early_init_amd(struct cpuinfo_x86 *c)
 546 {
 547         early_init_amd_mc(c);
 548
 549         /*
 550          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 551          * with P/T states and does not stop in deep C-states
 552          */
 553         if (c->x86_power & (1 << 8)) {
 554                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 555                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 556                 if (!check_tsc_unstable())
 557                         set_sched_clock_stable();
 558         }
 559
 560 #ifdef CONFIG_X86_64
 561         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 562 #else
 563         /*  Set MTRR capability flag if appropriate */
 564         if (c->x86 == 5)
 565                 if (c->x86_model == 13 || c->x86_model == 9 ||
 566                     (c->x86_model == 8 && c->x86_stepping >= 8))
 567                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 568 #endif
 569 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 570         /*
 571          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 572          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 573          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 574          * after 16h.
 575          */
 576         if (cpu_has_apic && c->x86 > 0x16) {
 577                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 578         } else if (cpu_has_apic && c->x86 >= 0xf) {
 579                 /* check CPU config space for extended APIC ID */
 580                 unsigned int val;
 581                 val = read_pci_config(0, 24, 0, 0x68);
 582                 if ((val & ((1 << 17) | (1 << 18))) == ((1 << 17) | (1 << 18)))
 583                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 584         }
 585 #endif
 586
 587         /*
 588          * This is only needed to tell the kernel whether to use VMCALL
 589          * and VMMCALL.  VMMCALL is never executed except under virt, so
 590          * we can set it unconditionally.
 591          */
 592         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 593
 594         /* F16h erratum 793, CVE-2013-6885 */
 595         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 596                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 597 }
 598
 599 static const int amd_erratum_383[];
 600 static const int amd_erratum_400[];
 601 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
 602
 603 static void init_amd_k8(struct cpuinfo_x86 *c)
 604 {
 605         u32 level;
 606         u64 value;
 607
 608         /* On C+ stepping K8 rep microcode works well for copy/memset */
 609         level = cpuid_eax(1);
 610         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 611                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 612
 613         /*
 614          * Some BIOSes incorrectly force this feature, but only K8 revision D
 615          * (model = 0x14) and later actually support it.
 616          * (AMD Erratum #110, docId: 25759).
 617          */
 618         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 619                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 620                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 621                         value &= ~BIT_64(32);
 622                         wrmsrl_amd_safe(0xc001100d, value);
 623                 }
 624         }
 625
 626         if (!c->x86_model_id[0])
 627                 strcpy(c->x86_model_id, "Hammer");
 628
 629 #ifdef CONFIG_SMP
 630         /*
 631          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 632          * bit 6 of msr C001_0015
 633          *
 634          * Errata 63 for SH-B3 steppings
 635          * Errata 122 for all steppings (F+ have it disabled by default)
 636          */
 637         msr_set_bit(MSR_K7_HWCR, 6);
 638 #endif
 639 }
 640
 641 static void init_amd_gh(struct cpuinfo_x86 *c)
 642 {
 643 #ifdef CONFIG_X86_64
 644         /* do this for boot cpu */
 645         if (c == &boot_cpu_data)
 646                 check_enable_amd_mmconf_dmi();
 647
 648         fam10h_check_enable_mmcfg();
 649 #endif
 650
 651         /*
 652          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 653          * is always needed when GART is enabled, even in a kernel which has no
 654          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 655          * If it doesn't, we do it here as suggested by the BKDG.
 656          *
 657          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 658          */
 659         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 660
 661         /*
 662          * On family 10h BIOS may not have properly enabled WC+ support, causing
 663          * it to be converted to CD memtype. This may result in performance
 664          * degradation for certain nested-paging guests. Prevent this conversion
 665          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 666          *
 667          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 668          * guests on older kvm hosts.
 669          */
 670         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 671
 672         if (cpu_has_amd_erratum(c, amd_erratum_383))
 673                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 674 }
 675
 676 #define MSR_AMD64_DE_CFG        0xC0011029
 677
 678 static void init_amd_ln(struct cpuinfo_x86 *c)
 679 {
 680         /*
 681          * Apply erratum 665 fix unconditionally so machines without a BIOS
 682          * fix work.
 683          */
 684         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 685 }
 686
 687 static bool rdrand_force;
 688
 689 static int __init rdrand_cmdline(char *str)
 690 {
 691         if (!str)
 692                 return -EINVAL;
 693
 694         if (!strcmp(str, "force"))
 695                 rdrand_force = true;
 696         else
 697                 return -EINVAL;
 698
 699         return 0;
 700 }
 701 early_param("rdrand", rdrand_cmdline);
 702
 703 static void clear_rdrand_cpuid_bit(struct cpuinfo_x86 *c)
 704 {
 705         /*
 706          * Saving of the MSR used to hide the RDRAND support during
 707          * suspend/resume is done by arch/x86/power/cpu.c, which is
 708          * dependent on CONFIG_PM_SLEEP.
 709          */
 710         if (!IS_ENABLED(CONFIG_PM_SLEEP))
 711                 return;
 712
 713         /*
 714          * The nordrand option can clear X86_FEATURE_RDRAND, so check for
 715          * RDRAND support using the CPUID function directly.
 716          */
 717         if (!(cpuid_ecx(1) & BIT(30)) || rdrand_force)
 718                 return;
 719
 720         msr_clear_bit(MSR_AMD64_CPUID_FN_1, 62);
 721
 722         /*
 723          * Verify that the CPUID change has occurred in case the kernel is
 724          * running virtualized and the hypervisor doesn't support the MSR.
 725          */
 726         if (cpuid_ecx(1) & BIT(30)) {
 727                 pr_info_once("BIOS may not properly restore RDRAND after suspend, but hypervisor does not support hiding RDRAND via CPUID.\n");
 728                 return;
 729         }
 730
 731         clear_cpu_cap(c, X86_FEATURE_RDRAND);
 732         pr_info_once("BIOS may not properly restore RDRAND after suspend, hiding RDRAND via CPUID. Use rdrand=force to reenable.\n");
 733 }
 734
 735 static void init_amd_jg(struct cpuinfo_x86 *c)
 736 {
 737         /*
 738          * Some BIOS implementations do not restore proper RDRAND support
 739          * across suspend and resume. Check on whether to hide the RDRAND
 740          * instruction support via CPUID.
 741          */
 742         clear_rdrand_cpuid_bit(c);
 743 }
 744
 745 static void init_amd_bd(struct cpuinfo_x86 *c)
 746 {
 747         u64 value;
 748
 749         /* re-enable TopologyExtensions if switched off by BIOS */
 750         if ((c->x86_model >= 0x10) && (c->x86_model <= 0x1f) &&
 751             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 752
 753                 if (msr_set_bit(0xc0011005, 54) > 0) {
 754                         rdmsrl(0xc0011005, value);
 755                         if (value & BIT_64(54)) {
 756                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 757                                 pr_info(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 758                         }
 759                 }
 760         }
 761
 762         /*
 763          * The way access filter has a performance penalty on some workloads.
 764          * Disable it on the affected CPUs.
 765          */
 766         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 767                 if (!rdmsrl_safe(0xc0011021, &value) && !(value & 0x1E)) {
 768                         value |= 0x1E;
 769                         wrmsrl_safe(0xc0011021, value);
 770                 }
 771         }
 772
 773         /*
 774          * Some BIOS implementations do not restore proper RDRAND support
 775          * across suspend and resume. Check on whether to hide the RDRAND
 776          * instruction support via CPUID.
 777          */
 778         clear_rdrand_cpuid_bit(c);
 779 }
 780
 781 static void init_amd_zn(struct cpuinfo_x86 *c)
 782 {
 783         set_cpu_cap(c, X86_FEATURE_ZEN);
 784
 785         /*
 786          * Fix erratum 1076: CPB feature bit not being set in CPUID.
 787          * Always set it, except when running under a hypervisor.
 788          */
 789         if (!cpu_has(c, X86_FEATURE_HYPERVISOR) && !cpu_has(c, X86_FEATURE_CPB))
 790                 set_cpu_cap(c, X86_FEATURE_CPB);
 791 }
 792
 793 static void init_amd(struct cpuinfo_x86 *c)
 794 {
 795         u32 dummy;
 796
 797         early_init_amd(c);
 798
 799         /*
 800          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 801          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 802          */
 803         clear_cpu_cap(c, 0*32+31);
 804
 805         if (c->x86 >= 0x10)
 806                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 807
 808         /* get apicid instead of initial apic id from cpuid */
 809         c->apicid = hard_smp_processor_id();
 810
 811         /* K6s reports MCEs but don't actually have all the MSRs */
 812         if (c->x86 < 6)
 813                 clear_cpu_cap(c, X86_FEATURE_MCE);
 814
 815         switch (c->x86) {
 816         case 4:    init_amd_k5(c); break;
 817         case 5:    init_amd_k6(c); break;
 818         case 6:    init_amd_k7(c); break;
 819         case 0xf:  init_amd_k8(c); break;
 820         case 0x10: init_amd_gh(c); break;
 821         case 0x12: init_amd_ln(c); break;
 822         case 0x15: init_amd_bd(c); break;
 823         case 0x16: init_amd_jg(c); break;
 824         case 0x17: init_amd_zn(c); break;
 825         }
 826
 827         /* Enable workaround for FXSAVE leak */
 828         if (c->x86 >= 6)
 829                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 830
 831         cpu_detect_cache_sizes(c);
 832
 833         /* Multi core CPU? */
 834         if (c->extended_cpuid_level >= 0x80000008) {
 835                 amd_detect_cmp(c);
 836                 srat_detect_node(c);
 837         }
 838
 839 #ifdef CONFIG_X86_32
 840         detect_ht(c);
 841 #endif
 842
 843         init_amd_cacheinfo(c);
 844
 845         if (c->x86 >= 0xf)
 846                 set_cpu_cap(c, X86_FEATURE_K8);
 847
 848         if (cpu_has_xmm2) {
 849                 unsigned long long val;
 850                 int ret;
 851
 852                 /*
 853                  * A serializing LFENCE has less overhead than MFENCE, so
 854                  * use it for execution serialization.  On families which
 855                  * don't have that MSR, LFENCE is already serializing.
 856                  * msr_set_bit() uses the safe accessors, too, even if the MSR
 857                  * is not present.
 858                  */
 859                 msr_set_bit(MSR_F10H_DECFG,
 860                             MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT);
 861
 862                 /*
 863                  * Verify that the MSR write was successful (could be running
 864                  * under a hypervisor) and only then assume that LFENCE is
 865                  * serializing.
 866                  */
 867                 ret = rdmsrl_safe(MSR_F10H_DECFG, &val);
 868                 if (!ret && (val & MSR_F10H_DECFG_LFENCE_SERIALIZE)) {
 869                         /* A serializing LFENCE stops RDTSC speculation */
 870                         set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 871                 } else {
 872                         /* MFENCE stops RDTSC speculation */
 873                         set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 874                 }
 875         }
 876
 877         /*
 878          * Family 0x12 and above processors have APIC timer
 879          * running in deep C states.
 880          */
 881         if (c->x86 > 0x11)
 882                 set_cpu_cap(c, X86_FEATURE_ARAT);
 883
 884         if (cpu_has_amd_erratum(c, amd_erratum_400))
 885                 set_cpu_bug(c, X86_BUG_AMD_APIC_C1E);
 886
 887         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 888
 889         /* 3DNow or LM implies PREFETCHW */
 890         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 891                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 892                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 893
 894         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
 895         if (!cpu_has(c, X86_FEATURE_XENPV))
 896                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 897 }
 898
 899 #ifdef CONFIG_X86_32
 900 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 901 {
 902         /* AMD errata T13 (order #21922) */
 903         if ((c->x86 == 6)) {
 904                 /* Duron Rev A0 */
 905                 if (c->x86_model == 3 && c->x86_stepping == 0)
 906                         size = 64;
 907                 /* Tbird rev A1/A2 */
 908                 if (c->x86_model == 4 &&
 909                         (c->x86_stepping == 0 || c->x86_stepping == 1))
 910                         size = 256;
 911         }
 912         return size;
 913 }
 914 #endif
 915
 916 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 917 {
 918         u32 ebx, eax, ecx, edx;
 919         u16 mask = 0xfff;
 920
 921         if (c->x86 < 0xf)
 922                 return;
 923
 924         if (c->extended_cpuid_level < 0x80000006)
 925                 return;
 926
 927         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 928
 929         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 930         tlb_lli_4k[ENTRIES] = ebx & mask;
 931
 932         /*
 933          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 934          * characteristics from the CPUID function 0x80000005 instead.
 935          */
 936         if (c->x86 == 0xf) {
 937                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 938                 mask = 0xff;
 939         }
 940
 941         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 942         if (!((eax >> 16) & mask))
 943                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
 944         else
 945                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 946
 947         /* a 4M entry uses two 2M entries */
 948         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 949
 950         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 951         if (!(eax & mask)) {
 952                 /* Erratum 658 */
 953                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 954                         tlb_lli_2m[ENTRIES] = 1024;
 955                 } else {
 956                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 957                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 958                 }
 959         } else
 960                 tlb_lli_2m[ENTRIES] = eax & mask;
 961
 962         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
 963 }
 964
 965 static const struct cpu_dev amd_cpu_dev = {
 966         .c_vendor       = "AMD",
 967         .c_ident        = { "AuthenticAMD" },
 968 #ifdef CONFIG_X86_32
 969         .legacy_models = {
 970                 { .family = 4, .model_names =
 971                   {
 972                           [3] = "486 DX/2",
 973                           [7] = "486 DX/2-WB",
 974                           [8] = "486 DX/4",
 975                           [9] = "486 DX/4-WB",
 976                           [14] = "Am5x86-WT",
 977                           [15] = "Am5x86-WB"
 978                   }
 979                 },
 980         },
 981         .legacy_cache_size = amd_size_cache,
 982 #endif
 983         .c_early_init   = early_init_amd,
 984         .c_detect_tlb   = cpu_detect_tlb_amd,
 985         .c_bsp_init     = bsp_init_amd,
 986         .c_init         = init_amd,
 987         .c_x86_vendor   = X86_VENDOR_AMD,
 988 };
 989
 990 cpu_dev_register(amd_cpu_dev);
 991
 992 /*
 993  * AMD errata checking
 994  *
 995  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
 996  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
 997  * have an OSVW id assigned, which it takes as first argument. Both take a
 998  * variable number of family-specific model-stepping ranges created by
 999  * AMD_MODEL_RANGE().
1000  *
1001  * Example:
1002  *
1003  * const int amd_erratum_319[] =
1004  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
1005  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
1006  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
1007  */
1008
1009 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
1010 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
1011 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
1012         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
1013 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
1014 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
1015 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
1016
1017 static const int amd_erratum_400[] =
1018         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
1019                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
1020
1021 static const int amd_erratum_383[] =
1022         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
1023
1024
1025 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
1026 {
1027         int osvw_id = *erratum++;
1028         u32 range;
1029         u32 ms;
1030
1031         if (osvw_id >= 0 && osvw_id < 65536 &&
1032             cpu_has(cpu, X86_FEATURE_OSVW)) {
1033                 u64 osvw_len;
1034
1035                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
1036                 if (osvw_id < osvw_len) {
1037                         u64 osvw_bits;
1038
1039                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
1040                             osvw_bits);
1041                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
1042                 }
1043         }
1044
1045         /* OSVW unavailable or ID unknown, match family-model-stepping range */
1046         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
1047         while ((range = *erratum++))
1048                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
1049                     (ms >= AMD_MODEL_RANGE_START(range)) &&
1050                     (ms <= AMD_MODEL_RANGE_END(range)))
1051                         return true;
1052
1053         return false;
1054 }
1055
1056 void set_dr_addr_mask(unsigned long mask, int dr)
1057 {
1058         if (!boot_cpu_has(X86_FEATURE_BPEXT))
1059                 return;
1060
1061         switch (dr) {
1062         case 0:
1063                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
1064                 break;
1065         case 1:
1066         case 2:
1067         case 3:
1068                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
1069                 break;
1070         default:
1071                 break;
1072         }
1073 }