arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/bitops.h>
   3 #include <linux/elf.h>
   4 #include <linux/mm.h>
   5
   6 #include <linux/io.h>
   7 #include <linux/sched.h>
   8 #include <linux/random.h>
   9 #include <asm/processor.h>
  10 #include <asm/apic.h>
  11 #include <asm/cpu.h>
  12 #include <asm/spec-ctrl.h>
  13 #include <asm/smp.h>
  14 #include <asm/pci-direct.h>
  15 #include <asm/delay.h>
  16
  17 #ifdef CONFIG_X86_64
  18 # include <asm/mmconfig.h>
  19 # include <asm/cacheflush.h>
  20 #endif
  21
  22 #include "cpu.h"
  23
  24 static const int amd_erratum_383[];
  25 static const int amd_erratum_400[];
  26 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum);
  27
  28 /*
  29  * nodes_per_socket: Stores the number of nodes per socket.
  30  * Refer to Fam15h Models 00-0fh BKDG - CPUID Fn8000_001E_ECX
  31  * Node Identifiers[10:8]
  32  */
  33 static u32 nodes_per_socket = 1;
  34
  35 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  36 {
  37         u32 gprs[8] = { 0 };
  38         int err;
  39
  40         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  41                   "%s should only be used on K8!\n", __func__);
  42
  43         gprs[1] = msr;
  44         gprs[7] = 0x9c5a203a;
  45
  46         err = rdmsr_safe_regs(gprs);
  47
  48         *p = gprs[0] | ((u64)gprs[2] << 32);
  49
  50         return err;
  51 }
  52
  53 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  54 {
  55         u32 gprs[8] = { 0 };
  56
  57         WARN_ONCE((boot_cpu_data.x86 != 0xf),
  58                   "%s should only be used on K8!\n", __func__);
  59
  60         gprs[0] = (u32)val;
  61         gprs[1] = msr;
  62         gprs[2] = val >> 32;
  63         gprs[7] = 0x9c5a203a;
  64
  65         return wrmsr_safe_regs(gprs);
  66 }
  67
  68 /*
  69  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  70  *      misexecution of code under Linux. Owners of such processors should
  71  *      contact AMD for precise details and a CPU swap.
  72  *
  73  *      See     http://www.multimania.com/poulot/k6bug.html
  74  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  75  *              (Publication # 21266  Issue Date: August 1998)
  76  *
  77  *      The following test is erm.. interesting. AMD neglected to up
  78  *      the chip setting when fixing the bug but they also tweaked some
  79  *      performance at the same time..
  80  */
  81
  82 extern __visible void vide(void);
  83 __asm__(".globl vide\n"
  84         ".type vide, @function\n"
  85         ".align 4\n"
  86         "vide: ret\n");
  87
  88 static void init_amd_k5(struct cpuinfo_x86 *c)
  89 {
  90 #ifdef CONFIG_X86_32
  91 /*
  92  * General Systems BIOSen alias the cpu frequency registers
  93  * of the Elan at 0x000df000. Unfortunately, one of the Linux
  94  * drivers subsequently pokes it, and changes the CPU speed.
  95  * Workaround : Remove the unneeded alias.
  96  */
  97 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  98 #define CBAR_ENB        (0x80000000)
  99 #define CBAR_KEY        (0X000000CB)
 100         if (c->x86_model == 9 || c->x86_model == 10) {
 101                 if (inl(CBAR) & CBAR_ENB)
 102                         outl(0 | CBAR_KEY, CBAR);
 103         }
 104 #endif
 105 }
 106
 107 static void init_amd_k6(struct cpuinfo_x86 *c)
 108 {
 109 #ifdef CONFIG_X86_32
 110         u32 l, h;
 111         int mbytes = get_num_physpages() >> (20-PAGE_SHIFT);
 112
 113         if (c->x86_model < 6) {
 114                 /* Based on AMD doc 20734R - June 2000 */
 115                 if (c->x86_model == 0) {
 116                         clear_cpu_cap(c, X86_FEATURE_APIC);
 117                         set_cpu_cap(c, X86_FEATURE_PGE);
 118                 }
 119                 return;
 120         }
 121
 122         if (c->x86_model == 6 && c->x86_stepping == 1) {
 123                 const int K6_BUG_LOOP = 1000000;
 124                 int n;
 125                 void (*f_vide)(void);
 126                 u64 d, d2;
 127
 128                 pr_info("AMD K6 stepping B detected - ");
 129
 130                 /*
 131                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 132                  * calls at the same time.
 133                  */
 134
 135                 n = K6_BUG_LOOP;
 136                 f_vide = vide;
 137                 d = rdtsc();
 138                 while (n--)
 139                         f_vide();
 140                 d2 = rdtsc();
 141                 d = d2-d;
 142
 143                 if (d > 20*K6_BUG_LOOP)
 144                         pr_cont("system stability may be impaired when more than 32 MB are used.\n");
 145                 else
 146                         pr_cont("probably OK (after B9730xxxx).\n");
 147         }
 148
 149         /* K6 with old style WHCR */
 150         if (c->x86_model < 8 ||
 151            (c->x86_model == 8 && c->x86_stepping < 8)) {
 152                 /* We can only write allocate on the low 508Mb */
 153                 if (mbytes > 508)
 154                         mbytes = 508;
 155
 156                 rdmsr(MSR_K6_WHCR, l, h);
 157                 if ((l&0x0000FFFF) == 0) {
 158                         unsigned long flags;
 159                         l = (1<<0)|((mbytes/4)<<1);
 160                         local_irq_save(flags);
 161                         wbinvd();
 162                         wrmsr(MSR_K6_WHCR, l, h);
 163                         local_irq_restore(flags);
 164                         pr_info("Enabling old style K6 write allocation for %d Mb\n",
 165                                 mbytes);
 166                 }
 167                 return;
 168         }
 169
 170         if ((c->x86_model == 8 && c->x86_stepping > 7) ||
 171              c->x86_model == 9 || c->x86_model == 13) {
 172                 /* The more serious chips .. */
 173
 174                 if (mbytes > 4092)
 175                         mbytes = 4092;
 176
 177                 rdmsr(MSR_K6_WHCR, l, h);
 178                 if ((l&0xFFFF0000) == 0) {
 179                         unsigned long flags;
 180                         l = ((mbytes>>2)<<22)|(1<<16);
 181                         local_irq_save(flags);
 182                         wbinvd();
 183                         wrmsr(MSR_K6_WHCR, l, h);
 184                         local_irq_restore(flags);
 185                         pr_info("Enabling new style K6 write allocation for %d Mb\n",
 186                                 mbytes);
 187                 }
 188
 189                 return;
 190         }
 191
 192         if (c->x86_model == 10) {
 193                 /* AMD Geode LX is model 10 */
 194                 /* placeholder for any needed mods */
 195                 return;
 196         }
 197 #endif
 198 }
 199
 200 static void init_amd_k7(struct cpuinfo_x86 *c)
 201 {
 202 #ifdef CONFIG_X86_32
 203         u32 l, h;
 204
 205         /*
 206          * Bit 15 of Athlon specific MSR 15, needs to be 0
 207          * to enable SSE on Palomino/Morgan/Barton CPU's.
 208          * If the BIOS didn't enable it already, enable it here.
 209          */
 210         if (c->x86_model >= 6 && c->x86_model <= 10) {
 211                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 212                         pr_info("Enabling disabled K7/SSE Support.\n");
 213                         msr_clear_bit(MSR_K7_HWCR, 15);
 214                         set_cpu_cap(c, X86_FEATURE_XMM);
 215                 }
 216         }
 217
 218         /*
 219          * It's been determined by AMD that Athlons since model 8 stepping 1
 220          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 221          * As per AMD technical note 27212 0.2
 222          */
 223         if ((c->x86_model == 8 && c->x86_stepping >= 1) || (c->x86_model > 8)) {
 224                 rdmsr(MSR_K7_CLK_CTL, l, h);
 225                 if ((l & 0xfff00000) != 0x20000000) {
 226                         pr_info("CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 227                                 l, ((l & 0x000fffff)|0x20000000));
 228                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 229                 }
 230         }
 231
 232         set_cpu_cap(c, X86_FEATURE_K7);
 233
 234         /* calling is from identify_secondary_cpu() ? */
 235         if (!c->cpu_index)
 236                 return;
 237
 238         /*
 239          * Certain Athlons might work (for various values of 'work') in SMP
 240          * but they are not certified as MP capable.
 241          */
 242         /* Athlon 660/661 is valid. */
 243         if ((c->x86_model == 6) && ((c->x86_stepping == 0) ||
 244             (c->x86_stepping == 1)))
 245                 return;
 246
 247         /* Duron 670 is valid */
 248         if ((c->x86_model == 7) && (c->x86_stepping == 0))
 249                 return;
 250
 251         /*
 252          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 253          * bit. It's worth noting that the A5 stepping (662) of some
 254          * Athlon XP's have the MP bit set.
 255          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 256          * more.
 257          */
 258         if (((c->x86_model == 6) && (c->x86_stepping >= 2)) ||
 259             ((c->x86_model == 7) && (c->x86_stepping >= 1)) ||
 260              (c->x86_model > 7))
 261                 if (cpu_has(c, X86_FEATURE_MP))
 262                         return;
 263
 264         /* If we get here, not a certified SMP capable AMD system. */
 265
 266         /*
 267          * Don't taint if we are running SMP kernel on a single non-MP
 268          * approved Athlon
 269          */
 270         WARN_ONCE(1, "WARNING: This combination of AMD"
 271                 " processors is not suitable for SMP.\n");
 272         add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_NOW_UNRELIABLE);
 273 #endif
 274 }
 275
 276 #ifdef CONFIG_NUMA
 277 /*
 278  * To workaround broken NUMA config.  Read the comment in
 279  * srat_detect_node().
 280  */
 281 static int nearby_node(int apicid)
 282 {
 283         int i, node;
 284
 285         for (i = apicid - 1; i >= 0; i--) {
 286                 node = __apicid_to_node[i];
 287                 if (node != NUMA_NO_NODE && node_online(node))
 288                         return node;
 289         }
 290         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 291                 node = __apicid_to_node[i];
 292                 if (node != NUMA_NO_NODE && node_online(node))
 293                         return node;
 294         }
 295         return first_node(node_online_map); /* Shouldn't happen */
 296 }
 297 #endif
 298
 299 static void amd_get_topology_early(struct cpuinfo_x86 *c)
 300 {
 301         if (cpu_has(c, X86_FEATURE_TOPOEXT))
 302                 smp_num_siblings = ((cpuid_ebx(0x8000001e) >> 8) & 0xff) + 1;
 303 }
 304
 305 /*
 306  * Fix up cpu_core_id for pre-F17h systems to be in the
 307  * [0 .. cores_per_node - 1] range. Not really needed but
 308  * kept so as not to break existing setups.
 309  */
 310 static void legacy_fixup_core_id(struct cpuinfo_x86 *c)
 311 {
 312         u32 cus_per_node;
 313
 314         if (c->x86 >= 0x17)
 315                 return;
 316
 317         cus_per_node = c->x86_max_cores / nodes_per_socket;
 318         c->cpu_core_id %= cus_per_node;
 319 }
 320
 321 /*
 322  * Fixup core topology information for
 323  * (1) AMD multi-node processors
 324  *     Assumption: Number of cores in each internal node is the same.
 325  * (2) AMD processors supporting compute units
 326  */
 327 static void amd_get_topology(struct cpuinfo_x86 *c)
 328 {
 329         u8 node_id;
 330         int cpu = smp_processor_id();
 331
 332         /* get information required for multi-node processors */
 333         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 334                 u32 eax, ebx, ecx, edx;
 335
 336                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 337
 338                 node_id  = ecx & 0xff;
 339
 340                 if (c->x86 == 0x15)
 341                         c->cu_id = ebx & 0xff;
 342
 343                 if (c->x86 >= 0x17) {
 344                         c->cpu_core_id = ebx & 0xff;
 345
 346                         if (smp_num_siblings > 1)
 347                                 c->x86_max_cores /= smp_num_siblings;
 348                 }
 349
 350                 /*
 351                  * We may have multiple LLCs if L3 caches exist, so check if we
 352                  * have an L3 cache by looking at the L3 cache CPUID leaf.
 353                  */
 354                 if (cpuid_edx(0x80000006)) {
 355                         if (c->x86 == 0x17) {
 356                                 /*
 357                                  * LLC is at the core complex level.
 358                                  * Core complex id is ApicId[3].
 359                                  */
 360                                 per_cpu(cpu_llc_id, cpu) = c->apicid >> 3;
 361                         } else {
 362                                 /* LLC is at the node level. */
 363                                 per_cpu(cpu_llc_id, cpu) = node_id;
 364                         }
 365                 }
 366         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 367                 u64 value;
 368
 369                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 370                 node_id = value & 7;
 371
 372                 per_cpu(cpu_llc_id, cpu) = node_id;
 373         } else
 374                 return;
 375
 376         if (nodes_per_socket > 1) {
 377                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 378                 legacy_fixup_core_id(c);
 379         }
 380 }
 381
 382 /*
 383  * On a AMD dual core setup the lower bits of the APIC id distinguish the cores.
 384  * Assumes number of cores is a power of two.
 385  */
 386 static void amd_detect_cmp(struct cpuinfo_x86 *c)
 387 {
 388         unsigned bits;
 389         int cpu = smp_processor_id();
 390
 391         bits = c->x86_coreid_bits;
 392         /* Low order bits define the core id (index of core in socket) */
 393         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 394         /* Convert the initial APIC ID into the socket ID */
 395         c->phys_proc_id = c->initial_apicid >> bits;
 396         /* use socket ID also for last level cache */
 397         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 398         amd_get_topology(c);
 399 }
 400
 401 u16 amd_get_nb_id(int cpu)
 402 {
 403         return per_cpu(cpu_llc_id, cpu);
 404 }
 405 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 406
 407 u32 amd_get_nodes_per_socket(void)
 408 {
 409         return nodes_per_socket;
 410 }
 411 EXPORT_SYMBOL_GPL(amd_get_nodes_per_socket);
 412
 413 static void srat_detect_node(struct cpuinfo_x86 *c)
 414 {
 415 #ifdef CONFIG_NUMA
 416         int cpu = smp_processor_id();
 417         int node;
 418         unsigned apicid = c->apicid;
 419
 420         node = numa_cpu_node(cpu);
 421         if (node == NUMA_NO_NODE)
 422                 node = per_cpu(cpu_llc_id, cpu);
 423
 424         /*
 425          * On multi-fabric platform (e.g. Numascale NumaChip) a
 426          * platform-specific handler needs to be called to fixup some
 427          * IDs of the CPU.
 428          */
 429         if (x86_cpuinit.fixup_cpu_id)
 430                 x86_cpuinit.fixup_cpu_id(c, node);
 431
 432         if (!node_online(node)) {
 433                 /*
 434                  * Two possibilities here:
 435                  *
 436                  * - The CPU is missing memory and no node was created.  In
 437                  *   that case try picking one from a nearby CPU.
 438                  *
 439                  * - The APIC IDs differ from the HyperTransport node IDs
 440                  *   which the K8 northbridge parsing fills in.  Assume
 441                  *   they are all increased by a constant offset, but in
 442                  *   the same order as the HT nodeids.  If that doesn't
 443                  *   result in a usable node fall back to the path for the
 444                  *   previous case.
 445                  *
 446                  * This workaround operates directly on the mapping between
 447                  * APIC ID and NUMA node, assuming certain relationship
 448                  * between APIC ID, HT node ID and NUMA topology.  As going
 449                  * through CPU mapping may alter the outcome, directly
 450                  * access __apicid_to_node[].
 451                  */
 452                 int ht_nodeid = c->initial_apicid;
 453
 454                 if (__apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 455                         node = __apicid_to_node[ht_nodeid];
 456                 /* Pick a nearby node */
 457                 if (!node_online(node))
 458                         node = nearby_node(apicid);
 459         }
 460         numa_set_node(cpu, node);
 461 #endif
 462 }
 463
 464 static void early_init_amd_mc(struct cpuinfo_x86 *c)
 465 {
 466 #ifdef CONFIG_SMP
 467         unsigned bits, ecx;
 468
 469         /* Multi core CPU? */
 470         if (c->extended_cpuid_level < 0x80000008)
 471                 return;
 472
 473         ecx = cpuid_ecx(0x80000008);
 474
 475         c->x86_max_cores = (ecx & 0xff) + 1;
 476
 477         /* CPU telling us the core id bits shift? */
 478         bits = (ecx >> 12) & 0xF;
 479
 480         /* Otherwise recompute */
 481         if (bits == 0) {
 482                 while ((1 << bits) < c->x86_max_cores)
 483                         bits++;
 484         }
 485
 486         c->x86_coreid_bits = bits;
 487 #endif
 488 }
 489
 490 static void bsp_init_amd(struct cpuinfo_x86 *c)
 491 {
 492
 493 #ifdef CONFIG_X86_64
 494         if (c->x86 >= 0xf) {
 495                 unsigned long long tseg;
 496
 497                 /*
 498                  * Split up direct mapping around the TSEG SMM area.
 499                  * Don't do it for gbpages because there seems very little
 500                  * benefit in doing so.
 501                  */
 502                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 503                         unsigned long pfn = tseg >> PAGE_SHIFT;
 504
 505                         pr_debug("tseg: %010llx\n", tseg);
 506                         if (pfn_range_is_mapped(pfn, pfn + 1))
 507                                 set_memory_4k((unsigned long)__va(tseg), 1);
 508                 }
 509         }
 510 #endif
 511
 512         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 513
 514                 if (c->x86 > 0x10 ||
 515                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 516                         u64 val;
 517
 518                         rdmsrl(MSR_K7_HWCR, val);
 519                         if (!(val & BIT(24)))
 520                                 pr_warn(FW_BUG "TSC doesn't count with P0 frequency!\n");
 521                 }
 522         }
 523
 524         if (c->x86 == 0x15) {
 525                 unsigned long upperbit;
 526                 u32 cpuid, assoc;
 527
 528                 cpuid    = cpuid_edx(0x80000005);
 529                 assoc    = cpuid >> 16 & 0xff;
 530                 upperbit = ((cpuid >> 24) << 10) / assoc;
 531
 532                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 533                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 534
 535                 /* A random value per boot for bit slice [12:upper_bit) */
 536                 va_align.bits = get_random_int() & va_align.mask;
 537         }
 538
 539         if (cpu_has(c, X86_FEATURE_MWAITX))
 540                 use_mwaitx_delay();
 541
 542         if (boot_cpu_has(X86_FEATURE_TOPOEXT)) {
 543                 u32 ecx;
 544
 545                 ecx = cpuid_ecx(0x8000001e);
 546                 nodes_per_socket = ((ecx >> 8) & 7) + 1;
 547         } else if (boot_cpu_has(X86_FEATURE_NODEID_MSR)) {
 548                 u64 value;
 549
 550                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 551                 nodes_per_socket = ((value >> 3) & 7) + 1;
 552         }
 553
 554         if (c->x86 >= 0x15 && c->x86 <= 0x17) {
 555                 unsigned int bit;
 556
 557                 switch (c->x86) {
 558                 case 0x15: bit = 54; break;
 559                 case 0x16: bit = 33; break;
 560                 case 0x17: bit = 10; break;
 561                 default: return;
 562                 }
 563                 /*
 564                  * Try to cache the base value so further operations can
 565                  * avoid RMW. If that faults, do not enable SSBD.
 566                  */
 567                 if (!rdmsrl_safe(MSR_AMD64_LS_CFG, &x86_amd_ls_cfg_base)) {
 568                         setup_force_cpu_cap(X86_FEATURE_LS_CFG_SSBD);
 569                         setup_force_cpu_cap(X86_FEATURE_SSBD);
 570                         x86_amd_ls_cfg_ssbd_mask = 1ULL << bit;
 571                 }
 572         }
 573 }
 574
 575 static void early_init_amd(struct cpuinfo_x86 *c)
 576 {
 577         u64 value;
 578
 579         early_init_amd_mc(c);
 580
 581         /*
 582          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 583          * with P/T states and does not stop in deep C-states
 584          */
 585         if (c->x86_power & (1 << 8)) {
 586                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 587                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 588                 if (!check_tsc_unstable())
 589                         set_sched_clock_stable();
 590         }
 591
 592         /* Bit 12 of 8000_0007 edx is accumulated power mechanism. */
 593         if (c->x86_power & BIT(12))
 594                 set_cpu_cap(c, X86_FEATURE_ACC_POWER);
 595
 596 #ifdef CONFIG_X86_64
 597         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 598 #else
 599         /*  Set MTRR capability flag if appropriate */
 600         if (c->x86 == 5)
 601                 if (c->x86_model == 13 || c->x86_model == 9 ||
 602                     (c->x86_model == 8 && c->x86_stepping >= 8))
 603                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 604 #endif
 605 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 606         /*
 607          * ApicID can always be treated as an 8-bit value for AMD APIC versions
 608          * >= 0x10, but even old K8s came out of reset with version 0x10. So, we
 609          * can safely set X86_FEATURE_EXTD_APICID unconditionally for families
 610          * after 16h.
 611          */
 612         if (boot_cpu_has(X86_FEATURE_APIC)) {
 613                 if (c->x86 > 0x16)
 614                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 615                 else if (c->x86 >= 0xf) {
 616                         /* check CPU config space for extended APIC ID */
 617                         unsigned int val;
 618
 619                         val = read_pci_config(0, 24, 0, 0x68);
 620                         if ((val >> 17 & 0x3) == 0x3)
 621                                 set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 622                 }
 623         }
 624 #endif
 625
 626         /*
 627          * This is only needed to tell the kernel whether to use VMCALL
 628          * and VMMCALL.  VMMCALL is never executed except under virt, so
 629          * we can set it unconditionally.
 630          */
 631         set_cpu_cap(c, X86_FEATURE_VMMCALL);
 632
 633         /* F16h erratum 793, CVE-2013-6885 */
 634         if (c->x86 == 0x16 && c->x86_model <= 0xf)
 635                 msr_set_bit(MSR_AMD64_LS_CFG, 15);
 636
 637         /*
 638          * Check whether the machine is affected by erratum 400. This is
 639          * used to select the proper idle routine and to enable the check
 640          * whether the machine is affected in arch_post_acpi_init(), which
 641          * sets the X86_BUG_AMD_APIC_C1E bug depending on the MSR check.
 642          */
 643         if (cpu_has_amd_erratum(c, amd_erratum_400))
 644                 set_cpu_bug(c, X86_BUG_AMD_E400);
 645
 646
 647         /* Re-enable TopologyExtensions if switched off by BIOS */
 648         if (c->x86 == 0x15 &&
 649             (c->x86_model >= 0x10 && c->x86_model <= 0x6f) &&
 650             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 651
 652                 if (msr_set_bit(0xc0011005, 54) > 0) {
 653                         rdmsrl(0xc0011005, value);
 654                         if (value & BIT_64(54)) {
 655                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 656                                 pr_info_once(FW_INFO "CPU: Re-enabling disabled Topology Extensions Support.\n");
 657                         }
 658                 }
 659         }
 660
 661         amd_get_topology_early(c);
 662 }
 663
 664 static void init_amd_k8(struct cpuinfo_x86 *c)
 665 {
 666         u32 level;
 667         u64 value;
 668
 669         /* On C+ stepping K8 rep microcode works well for copy/memset */
 670         level = cpuid_eax(1);
 671         if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 672                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 673
 674         /*
 675          * Some BIOSes incorrectly force this feature, but only K8 revision D
 676          * (model = 0x14) and later actually support it.
 677          * (AMD Erratum #110, docId: 25759).
 678          */
 679         if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 680                 clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 681                 if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 682                         value &= ~BIT_64(32);
 683                         wrmsrl_amd_safe(0xc001100d, value);
 684                 }
 685         }
 686
 687         if (!c->x86_model_id[0])
 688                 strcpy(c->x86_model_id, "Hammer");
 689
 690 #ifdef CONFIG_SMP
 691         /*
 692          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 693          * bit 6 of msr C001_0015
 694          *
 695          * Errata 63 for SH-B3 steppings
 696          * Errata 122 for all steppings (F+ have it disabled by default)
 697          */
 698         msr_set_bit(MSR_K7_HWCR, 6);
 699 #endif
 700         set_cpu_bug(c, X86_BUG_SWAPGS_FENCE);
 701 }
 702
 703 static void init_amd_gh(struct cpuinfo_x86 *c)
 704 {
 705 #ifdef CONFIG_X86_64
 706         /* do this for boot cpu */
 707         if (c == &boot_cpu_data)
 708                 check_enable_amd_mmconf_dmi();
 709
 710         fam10h_check_enable_mmcfg();
 711 #endif
 712
 713         /*
 714          * Disable GART TLB Walk Errors on Fam10h. We do this here because this
 715          * is always needed when GART is enabled, even in a kernel which has no
 716          * MCE support built in. BIOS should disable GartTlbWlk Errors already.
 717          * If it doesn't, we do it here as suggested by the BKDG.
 718          *
 719          * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 720          */
 721         msr_set_bit(MSR_AMD64_MCx_MASK(4), 10);
 722
 723         /*
 724          * On family 10h BIOS may not have properly enabled WC+ support, causing
 725          * it to be converted to CD memtype. This may result in performance
 726          * degradation for certain nested-paging guests. Prevent this conversion
 727          * by clearing bit 24 in MSR_AMD64_BU_CFG2.
 728          *
 729          * NOTE: we want to use the _safe accessors so as not to #GP kvm
 730          * guests on older kvm hosts.
 731          */
 732         msr_clear_bit(MSR_AMD64_BU_CFG2, 24);
 733
 734         if (cpu_has_amd_erratum(c, amd_erratum_383))
 735                 set_cpu_bug(c, X86_BUG_AMD_TLB_MMATCH);
 736 }
 737
 738 #define MSR_AMD64_DE_CFG        0xC0011029
 739
 740 static void init_amd_ln(struct cpuinfo_x86 *c)
 741 {
 742         /*
 743          * Apply erratum 665 fix unconditionally so machines without a BIOS
 744          * fix work.
 745          */
 746         msr_set_bit(MSR_AMD64_DE_CFG, 31);
 747 }
 748
 749 static bool rdrand_force;
 750
 751 static int __init rdrand_cmdline(char *str)
 752 {
 753         if (!str)
 754                 return -EINVAL;
 755
 756         if (!strcmp(str, "force"))
 757                 rdrand_force = true;
 758         else
 759                 return -EINVAL;
 760
 761         return 0;
 762 }
 763 early_param("rdrand", rdrand_cmdline);
 764
 765 static void clear_rdrand_cpuid_bit(struct cpuinfo_x86 *c)
 766 {
 767         /*
 768          * Saving of the MSR used to hide the RDRAND support during
 769          * suspend/resume is done by arch/x86/power/cpu.c, which is
 770          * dependent on CONFIG_PM_SLEEP.
 771          */
 772         if (!IS_ENABLED(CONFIG_PM_SLEEP))
 773                 return;
 774
 775         /*
 776          * The nordrand option can clear X86_FEATURE_RDRAND, so check for
 777          * RDRAND support using the CPUID function directly.
 778          */
 779         if (!(cpuid_ecx(1) & BIT(30)) || rdrand_force)
 780                 return;
 781
 782         msr_clear_bit(MSR_AMD64_CPUID_FN_1, 62);
 783
 784         /*
 785          * Verify that the CPUID change has occurred in case the kernel is
 786          * running virtualized and the hypervisor doesn't support the MSR.
 787          */
 788         if (cpuid_ecx(1) & BIT(30)) {
 789                 pr_info_once("BIOS may not properly restore RDRAND after suspend, but hypervisor does not support hiding RDRAND via CPUID.\n");
 790                 return;
 791         }
 792
 793         clear_cpu_cap(c, X86_FEATURE_RDRAND);
 794         pr_info_once("BIOS may not properly restore RDRAND after suspend, hiding RDRAND via CPUID. Use rdrand=force to reenable.\n");
 795 }
 796
 797 static void init_amd_jg(struct cpuinfo_x86 *c)
 798 {
 799         /*
 800          * Some BIOS implementations do not restore proper RDRAND support
 801          * across suspend and resume. Check on whether to hide the RDRAND
 802          * instruction support via CPUID.
 803          */
 804         clear_rdrand_cpuid_bit(c);
 805 }
 806
 807 static void init_amd_bd(struct cpuinfo_x86 *c)
 808 {
 809         u64 value;
 810
 811         /*
 812          * The way access filter has a performance penalty on some workloads.
 813          * Disable it on the affected CPUs.
 814          */
 815         if ((c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 816                 if (!rdmsrl_safe(MSR_F15H_IC_CFG, &value) && !(value & 0x1E)) {
 817                         value |= 0x1E;
 818                         wrmsrl_safe(MSR_F15H_IC_CFG, value);
 819                 }
 820         }
 821
 822         /*
 823          * Some BIOS implementations do not restore proper RDRAND support
 824          * across suspend and resume. Check on whether to hide the RDRAND
 825          * instruction support via CPUID.
 826          */
 827         clear_rdrand_cpuid_bit(c);
 828 }
 829
 830 static void init_amd_zn(struct cpuinfo_x86 *c)
 831 {
 832         set_cpu_cap(c, X86_FEATURE_ZEN);
 833
 834         /*
 835          * Fix erratum 1076: CPB feature bit not being set in CPUID.
 836          * Always set it, except when running under a hypervisor.
 837          */
 838         if (!cpu_has(c, X86_FEATURE_HYPERVISOR) && !cpu_has(c, X86_FEATURE_CPB))
 839                 set_cpu_cap(c, X86_FEATURE_CPB);
 840 }
 841
 842 static void init_amd(struct cpuinfo_x86 *c)
 843 {
 844         u32 dummy;
 845
 846         early_init_amd(c);
 847
 848         /*
 849          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 850          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 851          */
 852         clear_cpu_cap(c, 0*32+31);
 853
 854         if (c->x86 >= 0x10)
 855                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 856
 857         /* get apicid instead of initial apic id from cpuid */
 858         c->apicid = hard_smp_processor_id();
 859
 860         /* K6s reports MCEs but don't actually have all the MSRs */
 861         if (c->x86 < 6)
 862                 clear_cpu_cap(c, X86_FEATURE_MCE);
 863
 864         switch (c->x86) {
 865         case 4:    init_amd_k5(c); break;
 866         case 5:    init_amd_k6(c); break;
 867         case 6:    init_amd_k7(c); break;
 868         case 0xf:  init_amd_k8(c); break;
 869         case 0x10: init_amd_gh(c); break;
 870         case 0x12: init_amd_ln(c); break;
 871         case 0x15: init_amd_bd(c); break;
 872         case 0x16: init_amd_jg(c); break;
 873         case 0x17: init_amd_zn(c); break;
 874         }
 875
 876         /* Enable workaround for FXSAVE leak */
 877         if (c->x86 >= 6)
 878                 set_cpu_bug(c, X86_BUG_FXSAVE_LEAK);
 879
 880         cpu_detect_cache_sizes(c);
 881
 882         amd_detect_cmp(c);
 883         srat_detect_node(c);
 884
 885         init_amd_cacheinfo(c);
 886
 887         if (c->x86 >= 0xf)
 888                 set_cpu_cap(c, X86_FEATURE_K8);
 889
 890         if (cpu_has(c, X86_FEATURE_XMM2)) {
 891                 unsigned long long val;
 892                 int ret;
 893
 894                 /*
 895                  * A serializing LFENCE has less overhead than MFENCE, so
 896                  * use it for execution serialization.  On families which
 897                  * don't have that MSR, LFENCE is already serializing.
 898                  * msr_set_bit() uses the safe accessors, too, even if the MSR
 899                  * is not present.
 900                  */
 901                 msr_set_bit(MSR_F10H_DECFG,
 902                             MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT);
 903
 904                 /*
 905                  * Verify that the MSR write was successful (could be running
 906                  * under a hypervisor) and only then assume that LFENCE is
 907                  * serializing.
 908                  */
 909                 ret = rdmsrl_safe(MSR_F10H_DECFG, &val);
 910                 if (!ret && (val & MSR_F10H_DECFG_LFENCE_SERIALIZE)) {
 911                         /* A serializing LFENCE stops RDTSC speculation */
 912                         set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 913                 } else {
 914                         /* MFENCE stops RDTSC speculation */
 915                         set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 916                 }
 917         }
 918
 919         /*
 920          * Family 0x12 and above processors have APIC timer
 921          * running in deep C states.
 922          */
 923         if (c->x86 > 0x11)
 924                 set_cpu_cap(c, X86_FEATURE_ARAT);
 925
 926         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 927
 928         /* 3DNow or LM implies PREFETCHW */
 929         if (!cpu_has(c, X86_FEATURE_3DNOWPREFETCH))
 930                 if (cpu_has(c, X86_FEATURE_3DNOW) || cpu_has(c, X86_FEATURE_LM))
 931                         set_cpu_cap(c, X86_FEATURE_3DNOWPREFETCH);
 932
 933         /* AMD CPUs don't reset SS attributes on SYSRET, Xen does. */
 934         if (!cpu_has(c, X86_FEATURE_XENPV))
 935                 set_cpu_bug(c, X86_BUG_SYSRET_SS_ATTRS);
 936 }
 937
 938 #ifdef CONFIG_X86_32
 939 static unsigned int amd_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 940 {
 941         /* AMD errata T13 (order #21922) */
 942         if ((c->x86 == 6)) {
 943                 /* Duron Rev A0 */
 944                 if (c->x86_model == 3 && c->x86_stepping == 0)
 945                         size = 64;
 946                 /* Tbird rev A1/A2 */
 947                 if (c->x86_model == 4 &&
 948                         (c->x86_stepping == 0 || c->x86_stepping == 1))
 949                         size = 256;
 950         }
 951         return size;
 952 }
 953 #endif
 954
 955 static void cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 956 {
 957         u32 ebx, eax, ecx, edx;
 958         u16 mask = 0xfff;
 959
 960         if (c->x86 < 0xf)
 961                 return;
 962
 963         if (c->extended_cpuid_level < 0x80000006)
 964                 return;
 965
 966         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 967
 968         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 969         tlb_lli_4k[ENTRIES] = ebx & mask;
 970
 971         /*
 972          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 973          * characteristics from the CPUID function 0x80000005 instead.
 974          */
 975         if (c->x86 == 0xf) {
 976                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 977                 mask = 0xff;
 978         }
 979
 980         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 981         if (!((eax >> 16) & mask))
 982                 tlb_lld_2m[ENTRIES] = (cpuid_eax(0x80000005) >> 16) & 0xff;
 983         else
 984                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 985
 986         /* a 4M entry uses two 2M entries */
 987         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 988
 989         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 990         if (!(eax & mask)) {
 991                 /* Erratum 658 */
 992                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 993                         tlb_lli_2m[ENTRIES] = 1024;
 994                 } else {
 995                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 996                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 997                 }
 998         } else
 999                 tlb_lli_2m[ENTRIES] = eax & mask;
1000
1001         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
1002 }
1003
1004 static const struct cpu_dev amd_cpu_dev = {
1005         .c_vendor       = "AMD",
1006         .c_ident        = { "AuthenticAMD" },
1007 #ifdef CONFIG_X86_32
1008         .legacy_models = {
1009                 { .family = 4, .model_names =
1010                   {
1011                           [3] = "486 DX/2",
1012                           [7] = "486 DX/2-WB",
1013                           [8] = "486 DX/4",
1014                           [9] = "486 DX/4-WB",
1015                           [14] = "Am5x86-WT",
1016                           [15] = "Am5x86-WB"
1017                   }
1018                 },
1019         },
1020         .legacy_cache_size = amd_size_cache,
1021 #endif
1022         .c_early_init   = early_init_amd,
1023         .c_detect_tlb   = cpu_detect_tlb_amd,
1024         .c_bsp_init     = bsp_init_amd,
1025         .c_init         = init_amd,
1026         .c_x86_vendor   = X86_VENDOR_AMD,
1027 };
1028
1029 cpu_dev_register(amd_cpu_dev);
1030
1031 /*
1032  * AMD errata checking
1033  *
1034  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
1035  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
1036  * have an OSVW id assigned, which it takes as first argument. Both take a
1037  * variable number of family-specific model-stepping ranges created by
1038  * AMD_MODEL_RANGE().
1039  *
1040  * Example:
1041  *
1042  * const int amd_erratum_319[] =
1043  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
1044  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
1045  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
1046  */
1047
1048 #define AMD_LEGACY_ERRATUM(...)         { -1, __VA_ARGS__, 0 }
1049 #define AMD_OSVW_ERRATUM(osvw_id, ...)  { osvw_id, __VA_ARGS__, 0 }
1050 #define AMD_MODEL_RANGE(f, m_start, s_start, m_end, s_end) \
1051         ((f << 24) | (m_start << 16) | (s_start << 12) | (m_end << 4) | (s_end))
1052 #define AMD_MODEL_RANGE_FAMILY(range)   (((range) >> 24) & 0xff)
1053 #define AMD_MODEL_RANGE_START(range)    (((range) >> 12) & 0xfff)
1054 #define AMD_MODEL_RANGE_END(range)      ((range) & 0xfff)
1055
1056 static const int amd_erratum_400[] =
1057         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
1058                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
1059
1060 static const int amd_erratum_383[] =
1061         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
1062
1063
1064 static bool cpu_has_amd_erratum(struct cpuinfo_x86 *cpu, const int *erratum)
1065 {
1066         int osvw_id = *erratum++;
1067         u32 range;
1068         u32 ms;
1069
1070         if (osvw_id >= 0 && osvw_id < 65536 &&
1071             cpu_has(cpu, X86_FEATURE_OSVW)) {
1072                 u64 osvw_len;
1073
1074                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
1075                 if (osvw_id < osvw_len) {
1076                         u64 osvw_bits;
1077
1078                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
1079                             osvw_bits);
1080                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
1081                 }
1082         }
1083
1084         /* OSVW unavailable or ID unknown, match family-model-stepping range */
1085         ms = (cpu->x86_model << 4) | cpu->x86_stepping;
1086         while ((range = *erratum++))
1087                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
1088                     (ms >= AMD_MODEL_RANGE_START(range)) &&
1089                     (ms <= AMD_MODEL_RANGE_END(range)))
1090                         return true;
1091
1092         return false;
1093 }
1094
1095 void set_dr_addr_mask(unsigned long mask, int dr)
1096 {
1097         if (!boot_cpu_has(X86_FEATURE_BPEXT))
1098                 return;
1099
1100         switch (dr) {
1101         case 0:
1102                 wrmsr(MSR_F16H_DR0_ADDR_MASK, mask, 0);
1103                 break;
1104         case 1:
1105         case 2:
1106         case 3:
1107                 wrmsr(MSR_F16H_DR1_ADDR_MASK - 1 + dr, mask, 0);
1108                 break;
1109         default:
1110                 break;
1111         }
1112 }