arch/x86/include/asm/tlbflush.h

   1 #ifndef _ASM_X86_TLBFLUSH_H
   2 #define _ASM_X86_TLBFLUSH_H
   3
   4 #include <linux/mm.h>
   5 #include <linux/sched.h>
   6
   7 #include <asm/processor.h>
   8 #include <asm/cpufeature.h>
   9 #include <asm/special_insns.h>
  10 #include <asm/smp.h>
  11
  12 static inline void __invpcid(unsigned long pcid, unsigned long addr,
  13                              unsigned long type)
  14 {
  15         struct { u64 d[2]; } desc = { { pcid, addr } };
  16
  17         /*
  18          * The memory clobber is because the whole point is to invalidate
  19          * stale TLB entries and, especially if we're flushing global
  20          * mappings, we don't want the compiler to reorder any subsequent
  21          * memory accesses before the TLB flush.
  22          *
  23          * The hex opcode is invpcid (%ecx), %eax in 32-bit mode and
  24          * invpcid (%rcx), %rax in long mode.
  25          */
  26         asm volatile (".byte 0x66, 0x0f, 0x38, 0x82, 0x01"
  27                       : : "m" (desc), "a" (type), "c" (&desc) : "memory");
  28 }
  29
  30 #define INVPCID_TYPE_INDIV_ADDR         0
  31 #define INVPCID_TYPE_SINGLE_CTXT        1
  32 #define INVPCID_TYPE_ALL_INCL_GLOBAL    2
  33 #define INVPCID_TYPE_ALL_NON_GLOBAL     3
  34
  35 /* Flush all mappings for a given pcid and addr, not including globals. */
  36 static inline void invpcid_flush_one(unsigned long pcid,
  37                                      unsigned long addr)
  38 {
  39         __invpcid(pcid, addr, INVPCID_TYPE_INDIV_ADDR);
  40 }
  41
  42 /* Flush all mappings for a given PCID, not including globals. */
  43 static inline void invpcid_flush_single_context(unsigned long pcid)
  44 {
  45         __invpcid(pcid, 0, INVPCID_TYPE_SINGLE_CTXT);
  46 }
  47
  48 /* Flush all mappings, including globals, for all PCIDs. */
  49 static inline void invpcid_flush_all(void)
  50 {
  51         __invpcid(0, 0, INVPCID_TYPE_ALL_INCL_GLOBAL);
  52 }
  53
  54 /* Flush all mappings for all PCIDs except globals. */
  55 static inline void invpcid_flush_all_nonglobals(void)
  56 {
  57         __invpcid(0, 0, INVPCID_TYPE_ALL_NON_GLOBAL);
  58 }
  59
  60 #ifdef CONFIG_PARAVIRT
  61 #include <asm/paravirt.h>
  62 #else
  63 #define __flush_tlb() __native_flush_tlb()
  64 #define __flush_tlb_global() __native_flush_tlb_global()
  65 #define __flush_tlb_single(addr) __native_flush_tlb_single(addr)
  66 #endif
  67
  68 struct tlb_state {
  69         struct mm_struct *active_mm;
  70         int state;
  71
  72         /* Last user mm for optimizing IBPB */
  73         union {
  74                 struct mm_struct        *last_user_mm;
  75                 unsigned long           last_user_mm_ibpb;
  76         };
  77
  78         /*
  79          * Access to this CR4 shadow and to H/W CR4 is protected by
  80          * disabling interrupts when modifying either one.
  81          */
  82         unsigned long cr4;
  83 };
  84 DECLARE_PER_CPU_SHARED_ALIGNED(struct tlb_state, cpu_tlbstate);
  85
  86 /* Initialize cr4 shadow for this CPU. */
  87 static inline void cr4_init_shadow(void)
  88 {
  89         this_cpu_write(cpu_tlbstate.cr4, __read_cr4());
  90 }
  91
  92 /* Set in this cpu's CR4. */
  93 static inline void cr4_set_bits(unsigned long mask)
  94 {
  95         unsigned long cr4;
  96
  97         cr4 = this_cpu_read(cpu_tlbstate.cr4);
  98         if ((cr4 | mask) != cr4) {
  99                 cr4 |= mask;
 100                 this_cpu_write(cpu_tlbstate.cr4, cr4);
 101                 __write_cr4(cr4);
 102         }
 103 }
 104
 105 /* Clear in this cpu's CR4. */
 106 static inline void cr4_clear_bits(unsigned long mask)
 107 {
 108         unsigned long cr4;
 109
 110         cr4 = this_cpu_read(cpu_tlbstate.cr4);
 111         if ((cr4 & ~mask) != cr4) {
 112                 cr4 &= ~mask;
 113                 this_cpu_write(cpu_tlbstate.cr4, cr4);
 114                 __write_cr4(cr4);
 115         }
 116 }
 117
 118 static inline void cr4_toggle_bits(unsigned long mask)
 119 {
 120         unsigned long cr4;
 121
 122         cr4 = this_cpu_read(cpu_tlbstate.cr4);
 123         cr4 ^= mask;
 124         this_cpu_write(cpu_tlbstate.cr4, cr4);
 125         __write_cr4(cr4);
 126 }
 127
 128 /* Read the CR4 shadow. */
 129 static inline unsigned long cr4_read_shadow(void)
 130 {
 131         return this_cpu_read(cpu_tlbstate.cr4);
 132 }
 133
 134 /*
 135  * Save some of cr4 feature set we're using (e.g.  Pentium 4MB
 136  * enable and PPro Global page enable), so that any CPU's that boot
 137  * up after us can get the correct flags.  This should only be used
 138  * during boot on the boot cpu.
 139  */
 140 extern unsigned long mmu_cr4_features;
 141 extern u32 *trampoline_cr4_features;
 142
 143 static inline void cr4_set_bits_and_update_boot(unsigned long mask)
 144 {
 145         mmu_cr4_features |= mask;
 146         if (trampoline_cr4_features)
 147                 *trampoline_cr4_features = mmu_cr4_features;
 148         cr4_set_bits(mask);
 149 }
 150
 151 /*
 152  * Declare a couple of kaiser interfaces here for convenience,
 153  * to avoid the need for asm/kaiser.h in unexpected places.
 154  */
 155 #ifdef CONFIG_PAGE_TABLE_ISOLATION
 156 extern int kaiser_enabled;
 157 extern void kaiser_setup_pcid(void);
 158 extern void kaiser_flush_tlb_on_return_to_user(void);
 159 #else
 160 #define kaiser_enabled 0
 161 static inline void kaiser_setup_pcid(void)
 162 {
 163 }
 164 static inline void kaiser_flush_tlb_on_return_to_user(void)
 165 {
 166 }
 167 #endif
 168
 169 static inline void __native_flush_tlb(void)
 170 {
 171         /*
 172          * If current->mm == NULL then we borrow a mm which may change during a
 173          * task switch and therefore we must not be preempted while we write CR3
 174          * back:
 175          */
 176         preempt_disable();
 177         if (kaiser_enabled)
 178                 kaiser_flush_tlb_on_return_to_user();
 179         native_write_cr3(native_read_cr3());
 180         preempt_enable();
 181 }
 182
 183 static inline void __native_flush_tlb_global_irq_disabled(void)
 184 {
 185         unsigned long cr4;
 186
 187         cr4 = this_cpu_read(cpu_tlbstate.cr4);
 188         if (cr4 & X86_CR4_PGE) {
 189                 /* clear PGE and flush TLB of all entries */
 190                 native_write_cr4(cr4 & ~X86_CR4_PGE);
 191                 /* restore PGE as it was before */
 192                 native_write_cr4(cr4);
 193         } else {
 194                 /* do it with cr3, letting kaiser flush user PCID */
 195                 __native_flush_tlb();
 196         }
 197 }
 198
 199 static inline void __native_flush_tlb_global(void)
 200 {
 201         unsigned long flags;
 202
 203         if (this_cpu_has(X86_FEATURE_INVPCID)) {
 204                 /*
 205                  * Using INVPCID is considerably faster than a pair of writes
 206                  * to CR4 sandwiched inside an IRQ flag save/restore.
 207                  *
 208                  * Note, this works with CR4.PCIDE=0 or 1.
 209                  */
 210                 invpcid_flush_all();
 211                 return;
 212         }
 213
 214         /*
 215          * Read-modify-write to CR4 - protect it from preemption and
 216          * from interrupts. (Use the raw variant because this code can
 217          * be called from deep inside debugging code.)
 218          */
 219         raw_local_irq_save(flags);
 220         __native_flush_tlb_global_irq_disabled();
 221         raw_local_irq_restore(flags);
 222 }
 223
 224 static inline void __native_flush_tlb_single(unsigned long addr)
 225 {
 226         /*
 227          * SIMICS #GP's if you run INVPCID with type 2/3
 228          * and X86_CR4_PCIDE clear.  Shame!
 229          *
 230          * The ASIDs used below are hard-coded.  But, we must not
 231          * call invpcid(type=1/2) before CR4.PCIDE=1.  Just call
 232          * invlpg in the case we are called early.
 233          */
 234
 235         if (!this_cpu_has(X86_FEATURE_INVPCID_SINGLE)) {
 236                 if (kaiser_enabled)
 237                         kaiser_flush_tlb_on_return_to_user();
 238                 asm volatile("invlpg (%0)" ::"r" (addr) : "memory");
 239                 return;
 240         }
 241         /* Flush the address out of both PCIDs. */
 242         /*
 243          * An optimization here might be to determine addresses
 244          * that are only kernel-mapped and only flush the kernel
 245          * ASID.  But, userspace flushes are probably much more
 246          * important performance-wise.
 247          *
 248          * In the KAISER disabled case, do an INVLPG to make sure
 249          * the mapping is flushed in case it is a global one.
 250          */
 251         if (kaiser_enabled) {
 252                 invpcid_flush_one(X86_CR3_PCID_ASID_USER, addr);
 253                 invpcid_flush_one(X86_CR3_PCID_ASID_KERN, addr);
 254         } else {
 255                 asm volatile("invlpg (%0)" ::"r" (addr) : "memory");
 256         }
 257 }
 258
 259 static inline void __flush_tlb_all(void)
 260 {
 261         __flush_tlb_global();
 262         /*
 263          * Note: if we somehow had PCID but not PGE, then this wouldn't work --
 264          * we'd end up flushing kernel translations for the current ASID but
 265          * we might fail to flush kernel translations for other cached ASIDs.
 266          *
 267          * To avoid this issue, we force PCID off if PGE is off.
 268          */
 269 }
 270
 271 static inline void __flush_tlb_one(unsigned long addr)
 272 {
 273         count_vm_tlb_event(NR_TLB_LOCAL_FLUSH_ONE);
 274         __flush_tlb_single(addr);
 275 }
 276
 277 #define TLB_FLUSH_ALL   -1UL
 278
 279 /*
 280  * TLB flushing:
 281  *
 282  *  - flush_tlb_all() flushes all processes TLBs
 283  *  - flush_tlb_mm(mm) flushes the specified mm context TLB's
 284  *  - flush_tlb_page(vma, vmaddr) flushes one page
 285  *  - flush_tlb_range(vma, start, end) flushes a range of pages
 286  *  - flush_tlb_kernel_range(start, end) flushes a range of kernel pages
 287  *  - flush_tlb_others(cpumask, mm, start, end) flushes TLBs on other cpus
 288  *
 289  * ..but the i386 has somewhat limited tlb flushing capabilities,
 290  * and page-granular flushes are available only on i486 and up.
 291  */
 292
 293 #define local_flush_tlb() __flush_tlb()
 294
 295 #define flush_tlb_mm(mm)        flush_tlb_mm_range(mm, 0UL, TLB_FLUSH_ALL, 0UL)
 296
 297 #define flush_tlb_range(vma, start, end)        \
 298                 flush_tlb_mm_range(vma->vm_mm, start, end, vma->vm_flags)
 299
 300 extern void flush_tlb_all(void);
 301 extern void flush_tlb_mm_range(struct mm_struct *mm, unsigned long start,
 302                                 unsigned long end, unsigned long vmflag);
 303 extern void flush_tlb_kernel_range(unsigned long start, unsigned long end);
 304
 305 static inline void flush_tlb_page(struct vm_area_struct *vma, unsigned long a)
 306 {
 307         flush_tlb_mm_range(vma->vm_mm, a, a + PAGE_SIZE, VM_NONE);
 308 }
 309
 310 void native_flush_tlb_others(const struct cpumask *cpumask,
 311                                 struct mm_struct *mm,
 312                                 unsigned long start, unsigned long end);
 313
 314 #define TLBSTATE_OK     1
 315 #define TLBSTATE_LAZY   2
 316
 317 static inline void reset_lazy_tlbstate(void)
 318 {
 319         this_cpu_write(cpu_tlbstate.state, 0);
 320         this_cpu_write(cpu_tlbstate.active_mm, &init_mm);
 321 }
 322
 323 #ifndef CONFIG_PARAVIRT
 324 #define flush_tlb_others(mask, mm, start, end)  \
 325         native_flush_tlb_others(mask, mm, start, end)
 326 #endif
 327
 328 #endif /* _ASM_X86_TLBFLUSH_H */