GNU Linux-libre 4.4.299-gnu1
[releases.git] / arch / x86 / include / asm / processor.h
1 #ifndef _ASM_X86_PROCESSOR_H
2 #define _ASM_X86_PROCESSOR_H
3
4 #include <asm/processor-flags.h>
5
6 /* Forward declaration, a strange C thing */
7 struct task_struct;
8 struct mm_struct;
9 struct vm86;
10
11 #include <asm/math_emu.h>
12 #include <asm/segment.h>
13 #include <asm/types.h>
14 #include <uapi/asm/sigcontext.h>
15 #include <asm/current.h>
16 #include <asm/cpufeatures.h>
17 #include <asm/page.h>
18 #include <asm/pgtable_types.h>
19 #include <asm/percpu.h>
20 #include <asm/msr.h>
21 #include <asm/desc_defs.h>
22 #include <asm/nops.h>
23 #include <asm/special_insns.h>
24 #include <asm/fpu/types.h>
25
26 #include <linux/personality.h>
27 #include <linux/cache.h>
28 #include <linux/threads.h>
29 #include <linux/math64.h>
30 #include <linux/err.h>
31 #include <linux/irqflags.h>
32
33 /*
34  * We handle most unaligned accesses in hardware.  On the other hand
35  * unaligned DMA can be quite expensive on some Nehalem processors.
36  *
37  * Based on this we disable the IP header alignment in network drivers.
38  */
39 #define NET_IP_ALIGN    0
40
41 #define HBP_NUM 4
42 /*
43  * Default implementation of macro that returns current
44  * instruction pointer ("program counter").
45  */
46 static inline void *current_text_addr(void)
47 {
48         void *pc;
49
50         asm volatile("mov $1f, %0; 1:":"=r" (pc));
51
52         return pc;
53 }
54
55 /*
56  * These alignment constraints are for performance in the vSMP case,
57  * but in the task_struct case we must also meet hardware imposed
58  * alignment requirements of the FPU state:
59  */
60 #ifdef CONFIG_X86_VSMP
61 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
62 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
63 #else
64 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
65 # define ARCH_MIN_MMSTRUCT_ALIGN        0
66 #endif
67
68 enum tlb_infos {
69         ENTRIES,
70         NR_INFO
71 };
72
73 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
74 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
75 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
76 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
77 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
78 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
79 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
80
81 /*
82  *  CPU type and hardware bug flags. Kept separately for each CPU.
83  *  Members of this structure are referenced in head.S, so think twice
84  *  before touching them. [mj]
85  */
86
87 struct cpuinfo_x86 {
88         __u8                    x86;            /* CPU family */
89         __u8                    x86_vendor;     /* CPU vendor */
90         __u8                    x86_model;
91         __u8                    x86_stepping;
92 #ifdef CONFIG_X86_32
93         char                    wp_works_ok;    /* It doesn't on 386's */
94
95         /* Problems on some 486Dx4's and old 386's: */
96         char                    rfu;
97         char                    pad0;
98         char                    pad1;
99 #else
100         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
101         int                     x86_tlbsize;
102 #endif
103         __u8                    x86_virt_bits;
104         __u8                    x86_phys_bits;
105         /* CPUID returned core id bits: */
106         __u8                    x86_coreid_bits;
107
108         __u8                    x86_cache_bits;
109         /* Max extended CPUID function supported: */
110         __u32                   extended_cpuid_level;
111         /* Maximum supported CPUID level, -1=no CPUID: */
112         int                     cpuid_level;
113         __u32                   x86_capability[NCAPINTS + NBUGINTS];
114         char                    x86_vendor_id[16];
115         char                    x86_model_id[64];
116         /* in KB - valid for CPUS which support this call: */
117         unsigned int            x86_cache_size;
118         int                     x86_cache_alignment;    /* In bytes */
119         /* Cache QoS architectural values: */
120         int                     x86_cache_max_rmid;     /* max index */
121         int                     x86_cache_occ_scale;    /* scale to bytes */
122         int                     x86_power;
123         unsigned long           loops_per_jiffy;
124         /* cpuid returned max cores value: */
125         u16                      x86_max_cores;
126         u16                     apicid;
127         u16                     initial_apicid;
128         u16                     x86_clflush_size;
129         /* number of cores as seen by the OS: */
130         u16                     booted_cores;
131         /* Physical processor id: */
132         u16                     phys_proc_id;
133         /* Core id: */
134         u16                     cpu_core_id;
135         /* Compute unit id */
136         u8                      compute_unit_id;
137         /* Index into per_cpu list: */
138         u16                     cpu_index;
139         u32                     microcode;
140 };
141
142 #define X86_VENDOR_INTEL        0
143 #define X86_VENDOR_CYRIX        1
144 #define X86_VENDOR_AMD          2
145 #define X86_VENDOR_UMC          3
146 #define X86_VENDOR_CENTAUR      5
147 #define X86_VENDOR_TRANSMETA    7
148 #define X86_VENDOR_NSC          8
149 #define X86_VENDOR_NUM          9
150
151 #define X86_VENDOR_UNKNOWN      0xff
152
153 /*
154  * capabilities of CPUs
155  */
156 extern struct cpuinfo_x86       boot_cpu_data;
157 extern struct cpuinfo_x86       new_cpu_data;
158
159 extern struct tss_struct        doublefault_tss;
160 extern __u32                    cpu_caps_cleared[NCAPINTS + NBUGINTS];
161 extern __u32                    cpu_caps_set[NCAPINTS + NBUGINTS];
162
163 #ifdef CONFIG_SMP
164 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
165 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
166 #else
167 #define cpu_info                boot_cpu_data
168 #define cpu_data(cpu)           boot_cpu_data
169 #endif
170
171 extern const struct seq_operations cpuinfo_op;
172
173 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
174
175 extern void cpu_detect(struct cpuinfo_x86 *c);
176
177 static inline unsigned long long l1tf_pfn_limit(void)
178 {
179         return BIT_ULL(boot_cpu_data.x86_cache_bits - 1 - PAGE_SHIFT);
180 }
181
182 extern void early_cpu_init(void);
183 extern void identify_boot_cpu(void);
184 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
185 extern void print_cpu_info(struct cpuinfo_x86 *);
186 void print_cpu_msr(struct cpuinfo_x86 *);
187 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
188 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
189 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
190
191 extern void detect_extended_topology(struct cpuinfo_x86 *c);
192 extern void detect_ht(struct cpuinfo_x86 *c);
193
194 #ifdef CONFIG_X86_32
195 extern int have_cpuid_p(void);
196 #else
197 static inline int have_cpuid_p(void)
198 {
199         return 1;
200 }
201 #endif
202 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
203                                 unsigned int *ecx, unsigned int *edx)
204 {
205         /* ecx is often an input as well as an output. */
206         asm volatile("cpuid"
207             : "=a" (*eax),
208               "=b" (*ebx),
209               "=c" (*ecx),
210               "=d" (*edx)
211             : "0" (*eax), "2" (*ecx)
212             : "memory");
213 }
214
215 #define native_cpuid_reg(reg)                                   \
216 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
217 {                                                               \
218         unsigned int eax = op, ebx, ecx = 0, edx;               \
219                                                                 \
220         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
221                                                                 \
222         return reg;                                             \
223 }
224
225 /*
226  * Native CPUID functions returning a single datum.
227  */
228 native_cpuid_reg(eax)
229 native_cpuid_reg(ebx)
230 native_cpuid_reg(ecx)
231 native_cpuid_reg(edx)
232
233 static inline void load_cr3(pgd_t *pgdir)
234 {
235         write_cr3(__pa(pgdir));
236 }
237
238 #ifdef CONFIG_X86_32
239 /* This is the TSS defined by the hardware. */
240 struct x86_hw_tss {
241         unsigned short          back_link, __blh;
242         unsigned long           sp0;
243         unsigned short          ss0, __ss0h;
244         unsigned long           sp1;
245
246         /*
247          * We don't use ring 1, so ss1 is a convenient scratch space in
248          * the same cacheline as sp0.  We use ss1 to cache the value in
249          * MSR_IA32_SYSENTER_CS.  When we context switch
250          * MSR_IA32_SYSENTER_CS, we first check if the new value being
251          * written matches ss1, and, if it's not, then we wrmsr the new
252          * value and update ss1.
253          *
254          * The only reason we context switch MSR_IA32_SYSENTER_CS is
255          * that we set it to zero in vm86 tasks to avoid corrupting the
256          * stack if we were to go through the sysenter path from vm86
257          * mode.
258          */
259         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
260
261         unsigned short          __ss1h;
262         unsigned long           sp2;
263         unsigned short          ss2, __ss2h;
264         unsigned long           __cr3;
265         unsigned long           ip;
266         unsigned long           flags;
267         unsigned long           ax;
268         unsigned long           cx;
269         unsigned long           dx;
270         unsigned long           bx;
271         unsigned long           sp;
272         unsigned long           bp;
273         unsigned long           si;
274         unsigned long           di;
275         unsigned short          es, __esh;
276         unsigned short          cs, __csh;
277         unsigned short          ss, __ssh;
278         unsigned short          ds, __dsh;
279         unsigned short          fs, __fsh;
280         unsigned short          gs, __gsh;
281         unsigned short          ldt, __ldth;
282         unsigned short          trace;
283         unsigned short          io_bitmap_base;
284
285 } __attribute__((packed));
286 #else
287 struct x86_hw_tss {
288         u32                     reserved1;
289         u64                     sp0;
290         u64                     sp1;
291         u64                     sp2;
292         u64                     reserved2;
293         u64                     ist[7];
294         u32                     reserved3;
295         u32                     reserved4;
296         u16                     reserved5;
297         u16                     io_bitmap_base;
298
299 } __attribute__((packed)) ____cacheline_aligned;
300 #endif
301
302 /*
303  * IO-bitmap sizes:
304  */
305 #define IO_BITMAP_BITS                  65536
306 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
307 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
308 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
309 #define INVALID_IO_BITMAP_OFFSET        0x8000
310
311 struct tss_struct {
312         /*
313          * The hardware state:
314          */
315         struct x86_hw_tss       x86_tss;
316
317         /*
318          * The extra 1 is there because the CPU will access an
319          * additional byte beyond the end of the IO permission
320          * bitmap. The extra byte must be all 1 bits, and must
321          * be within the limit.
322          */
323         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
324
325         /*
326          * Space for the temporary SYSENTER stack:
327          */
328         unsigned long           SYSENTER_stack[64];
329
330 } ____cacheline_aligned;
331
332 DECLARE_PER_CPU_SHARED_ALIGNED_USER_MAPPED(struct tss_struct, cpu_tss);
333
334 #ifdef CONFIG_X86_32
335 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
336 #endif
337
338 /*
339  * Save the original ist values for checking stack pointers during debugging
340  */
341 struct orig_ist {
342         unsigned long           ist[7];
343 };
344
345 #ifdef CONFIG_X86_64
346 DECLARE_PER_CPU(struct orig_ist, orig_ist);
347
348 union irq_stack_union {
349         char irq_stack[IRQ_STACK_SIZE];
350         /*
351          * GCC hardcodes the stack canary as %gs:40.  Since the
352          * irq_stack is the object at %gs:0, we reserve the bottom
353          * 48 bytes of the irq stack for the canary.
354          */
355         struct {
356                 char gs_base[40];
357                 unsigned long stack_canary;
358         };
359 };
360
361 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
362 DECLARE_INIT_PER_CPU(irq_stack_union);
363
364 DECLARE_PER_CPU(char *, irq_stack_ptr);
365 DECLARE_PER_CPU(unsigned int, irq_count);
366 extern asmlinkage void ignore_sysret(void);
367 #else   /* X86_64 */
368 #ifdef CONFIG_CC_STACKPROTECTOR
369 /*
370  * Make sure stack canary segment base is cached-aligned:
371  *   "For Intel Atom processors, avoid non zero segment base address
372  *    that is not aligned to cache line boundary at all cost."
373  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
374  */
375 struct stack_canary {
376         char __pad[20];         /* canary at %gs:20 */
377         unsigned long canary;
378 };
379 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
380 #endif
381 /*
382  * per-CPU IRQ handling stacks
383  */
384 struct irq_stack {
385         u32                     stack[THREAD_SIZE/sizeof(u32)];
386 } __aligned(THREAD_SIZE);
387
388 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
389 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
390 #endif  /* X86_64 */
391
392 extern unsigned int xstate_size;
393
394 struct perf_event;
395
396 struct thread_struct {
397         /* Cached TLS descriptors: */
398         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
399         unsigned long           sp0;
400         unsigned long           sp;
401 #ifdef CONFIG_X86_32
402         unsigned long           sysenter_cs;
403 #else
404         unsigned short          es;
405         unsigned short          ds;
406         unsigned short          fsindex;
407         unsigned short          gsindex;
408 #endif
409 #ifdef CONFIG_X86_32
410         unsigned long           ip;
411 #endif
412 #ifdef CONFIG_X86_64
413         unsigned long           fs;
414 #endif
415         unsigned long           gs;
416
417         /* Save middle states of ptrace breakpoints */
418         struct perf_event       *ptrace_bps[HBP_NUM];
419         /* Debug status used for traps, single steps, etc... */
420         unsigned long           debugreg6;
421         /* Keep track of the exact dr7 value set by the user */
422         unsigned long           ptrace_dr7;
423         /* Fault info: */
424         unsigned long           cr2;
425         unsigned long           trap_nr;
426         unsigned long           error_code;
427 #ifdef CONFIG_VM86
428         /* Virtual 86 mode info */
429         struct vm86             *vm86;
430 #endif
431         /* IO permissions: */
432         unsigned long           *io_bitmap_ptr;
433         unsigned long           iopl;
434         /* Max allowed port in the bitmap, in bytes: */
435         unsigned                io_bitmap_max;
436
437         /* Floating point and extended processor state */
438         struct fpu              fpu;
439         /*
440          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
441          * the end.
442          */
443 };
444
445 /*
446  * Set IOPL bits in EFLAGS from given mask
447  */
448 static inline void native_set_iopl_mask(unsigned mask)
449 {
450 #ifdef CONFIG_X86_32
451         unsigned int reg;
452
453         asm volatile ("pushfl;"
454                       "popl %0;"
455                       "andl %1, %0;"
456                       "orl %2, %0;"
457                       "pushl %0;"
458                       "popfl"
459                       : "=&r" (reg)
460                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
461 #endif
462 }
463
464 static inline void
465 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
466 {
467         tss->x86_tss.sp0 = thread->sp0;
468 #ifdef CONFIG_X86_32
469         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
470         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
471                 tss->x86_tss.ss1 = thread->sysenter_cs;
472                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
473         }
474 #endif
475 }
476
477 static inline void native_swapgs(void)
478 {
479 #ifdef CONFIG_X86_64
480         asm volatile("swapgs" ::: "memory");
481 #endif
482 }
483
484 static inline unsigned long current_top_of_stack(void)
485 {
486 #ifdef CONFIG_X86_64
487         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
488 #else
489         /* sp0 on x86_32 is special in and around vm86 mode. */
490         return this_cpu_read_stable(cpu_current_top_of_stack);
491 #endif
492 }
493
494 #ifdef CONFIG_PARAVIRT
495 #include <asm/paravirt.h>
496 #else
497 #define __cpuid                 native_cpuid
498 #define paravirt_enabled()      0
499 #define paravirt_has(x)         0
500
501 static inline void load_sp0(struct tss_struct *tss,
502                             struct thread_struct *thread)
503 {
504         native_load_sp0(tss, thread);
505 }
506
507 #define set_iopl_mask native_set_iopl_mask
508 #endif /* CONFIG_PARAVIRT */
509
510 typedef struct {
511         unsigned long           seg;
512 } mm_segment_t;
513
514
515 /* Free all resources held by a thread. */
516 extern void release_thread(struct task_struct *);
517
518 unsigned long get_wchan(struct task_struct *p);
519
520 /*
521  * Generic CPUID function
522  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
523  * resulting in stale register contents being returned.
524  */
525 static inline void cpuid(unsigned int op,
526                          unsigned int *eax, unsigned int *ebx,
527                          unsigned int *ecx, unsigned int *edx)
528 {
529         *eax = op;
530         *ecx = 0;
531         __cpuid(eax, ebx, ecx, edx);
532 }
533
534 /* Some CPUID calls want 'count' to be placed in ecx */
535 static inline void cpuid_count(unsigned int op, int count,
536                                unsigned int *eax, unsigned int *ebx,
537                                unsigned int *ecx, unsigned int *edx)
538 {
539         *eax = op;
540         *ecx = count;
541         __cpuid(eax, ebx, ecx, edx);
542 }
543
544 /*
545  * CPUID functions returning a single datum
546  */
547 static inline unsigned int cpuid_eax(unsigned int op)
548 {
549         unsigned int eax, ebx, ecx, edx;
550
551         cpuid(op, &eax, &ebx, &ecx, &edx);
552
553         return eax;
554 }
555
556 static inline unsigned int cpuid_ebx(unsigned int op)
557 {
558         unsigned int eax, ebx, ecx, edx;
559
560         cpuid(op, &eax, &ebx, &ecx, &edx);
561
562         return ebx;
563 }
564
565 static inline unsigned int cpuid_ecx(unsigned int op)
566 {
567         unsigned int eax, ebx, ecx, edx;
568
569         cpuid(op, &eax, &ebx, &ecx, &edx);
570
571         return ecx;
572 }
573
574 static inline unsigned int cpuid_edx(unsigned int op)
575 {
576         unsigned int eax, ebx, ecx, edx;
577
578         cpuid(op, &eax, &ebx, &ecx, &edx);
579
580         return edx;
581 }
582
583 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
584 static __always_inline void rep_nop(void)
585 {
586         asm volatile("rep; nop" ::: "memory");
587 }
588
589 static __always_inline void cpu_relax(void)
590 {
591         rep_nop();
592 }
593
594 #define cpu_relax_lowlatency() cpu_relax()
595
596 /* Stop speculative execution and prefetching of modified code. */
597 static inline void sync_core(void)
598 {
599         int tmp;
600
601 #ifdef CONFIG_X86_32
602         /*
603          * Do a CPUID if available, otherwise do a jump.  The jump
604          * can conveniently enough be the jump around CPUID.
605          */
606         asm volatile("cmpl %2,%1\n\t"
607                      "jl 1f\n\t"
608                      "cpuid\n"
609                      "1:"
610                      : "=a" (tmp)
611                      : "rm" (boot_cpu_data.cpuid_level), "ri" (0), "0" (1)
612                      : "ebx", "ecx", "edx", "memory");
613 #else
614         /*
615          * CPUID is a barrier to speculative execution.
616          * Prefetched instructions are automatically
617          * invalidated when modified.
618          */
619         asm volatile("cpuid"
620                      : "=a" (tmp)
621                      : "0" (1)
622                      : "ebx", "ecx", "edx", "memory");
623 #endif
624 }
625
626 extern void select_idle_routine(const struct cpuinfo_x86 *c);
627 extern void init_amd_e400_c1e_mask(void);
628
629 extern unsigned long            boot_option_idle_override;
630 extern bool                     amd_e400_c1e_detected;
631
632 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
633                          IDLE_POLL};
634
635 extern void enable_sep_cpu(void);
636 extern int sysenter_setup(void);
637
638 extern void early_trap_init(void);
639 void early_trap_pf_init(void);
640
641 /* Defined in head.S */
642 extern struct desc_ptr          early_gdt_descr;
643
644 extern void cpu_set_gdt(int);
645 extern void switch_to_new_gdt(int);
646 extern void load_percpu_segment(int);
647 extern void cpu_init(void);
648
649 static inline unsigned long get_debugctlmsr(void)
650 {
651         unsigned long debugctlmsr = 0;
652
653 #ifndef CONFIG_X86_DEBUGCTLMSR
654         if (boot_cpu_data.x86 < 6)
655                 return 0;
656 #endif
657         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
658
659         return debugctlmsr;
660 }
661
662 static inline void update_debugctlmsr(unsigned long debugctlmsr)
663 {
664 #ifndef CONFIG_X86_DEBUGCTLMSR
665         if (boot_cpu_data.x86 < 6)
666                 return;
667 #endif
668         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
669 }
670
671 extern void set_task_blockstep(struct task_struct *task, bool on);
672
673 /* Boot loader type from the setup header: */
674 extern int                      bootloader_type;
675 extern int                      bootloader_version;
676
677 extern char                     ignore_fpu_irq;
678
679 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
680 #define ARCH_HAS_PREFETCHW
681 #define ARCH_HAS_SPINLOCK_PREFETCH
682
683 #ifdef CONFIG_X86_32
684 # define BASE_PREFETCH          ""
685 # define ARCH_HAS_PREFETCH
686 #else
687 # define BASE_PREFETCH          "prefetcht0 %P1"
688 #endif
689
690 /*
691  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
692  *
693  * It's not worth to care about 3dnow prefetches for the K6
694  * because they are microcoded there and very slow.
695  */
696 static inline void prefetch(const void *x)
697 {
698         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
699                           X86_FEATURE_XMM,
700                           "m" (*(const char *)x));
701 }
702
703 /*
704  * 3dnow prefetch to get an exclusive cache line.
705  * Useful for spinlocks to avoid one state transition in the
706  * cache coherency protocol:
707  */
708 static inline void prefetchw(const void *x)
709 {
710         alternative_input(BASE_PREFETCH, "prefetchw %P1",
711                           X86_FEATURE_3DNOWPREFETCH,
712                           "m" (*(const char *)x));
713 }
714
715 static inline void spin_lock_prefetch(const void *x)
716 {
717         prefetchw(x);
718 }
719
720 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
721                            TOP_OF_KERNEL_STACK_PADDING)
722
723 #ifdef CONFIG_X86_32
724 /*
725  * User space process size: 3GB (default).
726  */
727 #define TASK_SIZE               PAGE_OFFSET
728 #define TASK_SIZE_MAX           TASK_SIZE
729 #define STACK_TOP               TASK_SIZE
730 #define STACK_TOP_MAX           STACK_TOP
731
732 #define INIT_THREAD  {                                                    \
733         .sp0                    = TOP_OF_INIT_STACK,                      \
734         .sysenter_cs            = __KERNEL_CS,                            \
735         .io_bitmap_ptr          = NULL,                                   \
736 }
737
738 extern unsigned long thread_saved_pc(struct task_struct *tsk);
739
740 /*
741  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
742  * This is necessary to guarantee that the entire "struct pt_regs"
743  * is accessible even if the CPU haven't stored the SS/ESP registers
744  * on the stack (interrupt gate does not save these registers
745  * when switching to the same priv ring).
746  * Therefore beware: accessing the ss/esp fields of the
747  * "struct pt_regs" is possible, but they may contain the
748  * completely wrong values.
749  */
750 #define task_pt_regs(task) \
751 ({                                                                      \
752         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
753         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
754         ((struct pt_regs *)__ptr) - 1;                                  \
755 })
756
757 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
758
759 #else
760 /*
761  * User space process size. 47bits minus one guard page.  The guard
762  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
763  * the highest possible canonical userspace address, then that
764  * syscall will enter the kernel with a non-canonical return
765  * address, and SYSRET will explode dangerously.  We avoid this
766  * particular problem by preventing anything from being mapped
767  * at the maximum canonical address.
768  */
769 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
770
771 /* This decides where the kernel will search for a free chunk of vm
772  * space during mmap's.
773  */
774 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
775                                         0xc0000000 : 0xFFFFe000)
776
777 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
778                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
779 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
780                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
781
782 #define STACK_TOP               TASK_SIZE
783 #define STACK_TOP_MAX           TASK_SIZE_MAX
784
785 #define INIT_THREAD  { \
786         .sp0 = TOP_OF_INIT_STACK \
787 }
788
789 /*
790  * Return saved PC of a blocked thread.
791  * What is this good for? it will be always the scheduler or ret_from_fork.
792  */
793 #define thread_saved_pc(t)      (*(unsigned long *)((t)->thread.sp - 8))
794
795 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
796 extern unsigned long KSTK_ESP(struct task_struct *task);
797
798 #endif /* CONFIG_X86_64 */
799
800 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
801                                                unsigned long new_sp);
802
803 /*
804  * This decides where the kernel will search for a free chunk of vm
805  * space during mmap's.
806  */
807 #define TASK_UNMAPPED_BASE      (PAGE_ALIGN(TASK_SIZE / 3))
808
809 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
810
811 /* Get/set a process' ability to use the timestamp counter instruction */
812 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
813 #define SET_TSC_CTL(val)        set_tsc_mode((val))
814
815 extern int get_tsc_mode(unsigned long adr);
816 extern int set_tsc_mode(unsigned int val);
817
818 /* Register/unregister a process' MPX related resource */
819 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
820 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
821
822 #ifdef CONFIG_X86_INTEL_MPX
823 extern int mpx_enable_management(void);
824 extern int mpx_disable_management(void);
825 #else
826 static inline int mpx_enable_management(void)
827 {
828         return -EINVAL;
829 }
830 static inline int mpx_disable_management(void)
831 {
832         return -EINVAL;
833 }
834 #endif /* CONFIG_X86_INTEL_MPX */
835
836 extern u16 amd_get_nb_id(int cpu);
837 extern u32 amd_get_nodes_per_socket(void);
838
839 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
840 {
841         uint32_t base, eax, signature[3];
842
843         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
844                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
845
846                 if (!memcmp(sig, signature, 12) &&
847                     (leaves == 0 || ((eax - base) >= leaves)))
848                         return base;
849         }
850
851         return 0;
852 }
853
854 extern unsigned long arch_align_stack(unsigned long sp);
855 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
856
857 void default_idle(void);
858 #ifdef  CONFIG_XEN
859 bool xen_set_default_idle(void);
860 #else
861 #define xen_set_default_idle 0
862 #endif
863
864 void stop_this_cpu(void *dummy);
865 void df_debug(struct pt_regs *regs, long error_code);
866
867 enum mds_mitigations {
868         MDS_MITIGATION_OFF,
869         MDS_MITIGATION_FULL,
870         MDS_MITIGATION_VMWERV,
871 };
872
873 enum taa_mitigations {
874         TAA_MITIGATION_OFF,
875         TAA_MITIGATION_UCODE_NEEDED,
876         TAA_MITIGATION_VERW,
877         TAA_MITIGATION_TSX_DISABLED,
878 };
879
880 #endif /* _ASM_X86_PROCESSOR_H */