GNU Linux-libre 5.4.274-gnu1
[releases.git] / arch / x86 / include / asm / msr-index.h
1 /* SPDX-License-Identifier: GPL-2.0 */
2 #ifndef _ASM_X86_MSR_INDEX_H
3 #define _ASM_X86_MSR_INDEX_H
4
5 #include <linux/bits.h>
6
7 /*
8  * CPU model specific register (MSR) numbers.
9  *
10  * Do not add new entries to this file unless the definitions are shared
11  * between multiple compilation units.
12  */
13
14 /* x86-64 specific MSRs */
15 #define MSR_EFER                0xc0000080 /* extended feature register */
16 #define MSR_STAR                0xc0000081 /* legacy mode SYSCALL target */
17 #define MSR_LSTAR               0xc0000082 /* long mode SYSCALL target */
18 #define MSR_CSTAR               0xc0000083 /* compat mode SYSCALL target */
19 #define MSR_SYSCALL_MASK        0xc0000084 /* EFLAGS mask for syscall */
20 #define MSR_FS_BASE             0xc0000100 /* 64bit FS base */
21 #define MSR_GS_BASE             0xc0000101 /* 64bit GS base */
22 #define MSR_KERNEL_GS_BASE      0xc0000102 /* SwapGS GS shadow */
23 #define MSR_TSC_AUX             0xc0000103 /* Auxiliary TSC */
24
25 /* EFER bits: */
26 #define _EFER_SCE               0  /* SYSCALL/SYSRET */
27 #define _EFER_LME               8  /* Long mode enable */
28 #define _EFER_LMA               10 /* Long mode active (read-only) */
29 #define _EFER_NX                11 /* No execute enable */
30 #define _EFER_SVME              12 /* Enable virtualization */
31 #define _EFER_LMSLE             13 /* Long Mode Segment Limit Enable */
32 #define _EFER_FFXSR             14 /* Enable Fast FXSAVE/FXRSTOR */
33 #define _EFER_AUTOIBRS          21 /* Enable Automatic IBRS */
34
35 #define EFER_SCE                (1<<_EFER_SCE)
36 #define EFER_LME                (1<<_EFER_LME)
37 #define EFER_LMA                (1<<_EFER_LMA)
38 #define EFER_NX                 (1<<_EFER_NX)
39 #define EFER_SVME               (1<<_EFER_SVME)
40 #define EFER_LMSLE              (1<<_EFER_LMSLE)
41 #define EFER_FFXSR              (1<<_EFER_FFXSR)
42 #define EFER_AUTOIBRS           (1<<_EFER_AUTOIBRS)
43
44 /* Intel MSRs. Some also available on other CPUs */
45
46 #define MSR_IA32_SPEC_CTRL              0x00000048 /* Speculation Control */
47 #define SPEC_CTRL_IBRS                  BIT(0)     /* Indirect Branch Restricted Speculation */
48 #define SPEC_CTRL_STIBP_SHIFT           1          /* Single Thread Indirect Branch Predictor (STIBP) bit */
49 #define SPEC_CTRL_STIBP                 BIT(SPEC_CTRL_STIBP_SHIFT)      /* STIBP mask */
50 #define SPEC_CTRL_SSBD_SHIFT            2          /* Speculative Store Bypass Disable bit */
51 #define SPEC_CTRL_SSBD                  BIT(SPEC_CTRL_SSBD_SHIFT)       /* Speculative Store Bypass Disable */
52 #define SPEC_CTRL_RRSBA_DIS_S_SHIFT     6          /* Disable RRSBA behavior */
53 #define SPEC_CTRL_RRSBA_DIS_S           BIT(SPEC_CTRL_RRSBA_DIS_S_SHIFT)
54
55 /* A mask for bits which the kernel toggles when controlling mitigations */
56 #define SPEC_CTRL_MITIGATIONS_MASK      (SPEC_CTRL_IBRS | SPEC_CTRL_STIBP | SPEC_CTRL_SSBD \
57                                                         | SPEC_CTRL_RRSBA_DIS_S)
58
59 #define MSR_IA32_PRED_CMD               0x00000049 /* Prediction Command */
60 #define PRED_CMD_IBPB                   BIT(0)     /* Indirect Branch Prediction Barrier */
61
62 #define MSR_PPIN_CTL                    0x0000004e
63 #define MSR_PPIN                        0x0000004f
64
65 #define MSR_IA32_PERFCTR0               0x000000c1
66 #define MSR_IA32_PERFCTR1               0x000000c2
67 #define MSR_FSB_FREQ                    0x000000cd
68 #define MSR_PLATFORM_INFO               0x000000ce
69 #define MSR_PLATFORM_INFO_CPUID_FAULT_BIT       31
70 #define MSR_PLATFORM_INFO_CPUID_FAULT           BIT_ULL(MSR_PLATFORM_INFO_CPUID_FAULT_BIT)
71
72 #define MSR_IA32_UMWAIT_CONTROL                 0xe1
73 #define MSR_IA32_UMWAIT_CONTROL_C02_DISABLE     BIT(0)
74 #define MSR_IA32_UMWAIT_CONTROL_RESERVED        BIT(1)
75 /*
76  * The time field is bit[31:2], but representing a 32bit value with
77  * bit[1:0] zero.
78  */
79 #define MSR_IA32_UMWAIT_CONTROL_TIME_MASK       (~0x03U)
80
81 #define MSR_PKG_CST_CONFIG_CONTROL      0x000000e2
82 #define NHM_C3_AUTO_DEMOTE              (1UL << 25)
83 #define NHM_C1_AUTO_DEMOTE              (1UL << 26)
84 #define ATM_LNC_C6_AUTO_DEMOTE          (1UL << 25)
85 #define SNB_C3_AUTO_UNDEMOTE            (1UL << 27)
86 #define SNB_C1_AUTO_UNDEMOTE            (1UL << 28)
87
88 #define MSR_MTRRcap                     0x000000fe
89
90 #define MSR_IA32_ARCH_CAPABILITIES      0x0000010a
91 #define ARCH_CAP_RDCL_NO                BIT(0)  /* Not susceptible to Meltdown */
92 #define ARCH_CAP_IBRS_ALL               BIT(1)  /* Enhanced IBRS support */
93 #define ARCH_CAP_RSBA                   BIT(2)  /* RET may use alternative branch predictors */
94 #define ARCH_CAP_SKIP_VMENTRY_L1DFLUSH  BIT(3)  /* Skip L1D flush on vmentry */
95 #define ARCH_CAP_SSB_NO                 BIT(4)  /*
96                                                  * Not susceptible to Speculative Store Bypass
97                                                  * attack, so no Speculative Store Bypass
98                                                  * control required.
99                                                  */
100 #define ARCH_CAP_MDS_NO                 BIT(5)   /*
101                                                   * Not susceptible to
102                                                   * Microarchitectural Data
103                                                   * Sampling (MDS) vulnerabilities.
104                                                   */
105 #define ARCH_CAP_PSCHANGE_MC_NO         BIT(6)   /*
106                                                   * The processor is not susceptible to a
107                                                   * machine check error due to modifying the
108                                                   * code page size along with either the
109                                                   * physical address or cache type
110                                                   * without TLB invalidation.
111                                                   */
112 #define ARCH_CAP_TSX_CTRL_MSR           BIT(7)  /* MSR for TSX control is available. */
113 #define ARCH_CAP_TAA_NO                 BIT(8)  /*
114                                                  * Not susceptible to
115                                                  * TSX Async Abort (TAA) vulnerabilities.
116                                                  */
117 #define ARCH_CAP_SBDR_SSDP_NO           BIT(13) /*
118                                                  * Not susceptible to SBDR and SSDP
119                                                  * variants of Processor MMIO stale data
120                                                  * vulnerabilities.
121                                                  */
122 #define ARCH_CAP_FBSDP_NO               BIT(14) /*
123                                                  * Not susceptible to FBSDP variant of
124                                                  * Processor MMIO stale data
125                                                  * vulnerabilities.
126                                                  */
127 #define ARCH_CAP_PSDP_NO                BIT(15) /*
128                                                  * Not susceptible to PSDP variant of
129                                                  * Processor MMIO stale data
130                                                  * vulnerabilities.
131                                                  */
132 #define ARCH_CAP_FB_CLEAR               BIT(17) /*
133                                                  * VERW clears CPU fill buffer
134                                                  * even on MDS_NO CPUs.
135                                                  */
136 #define ARCH_CAP_FB_CLEAR_CTRL          BIT(18) /*
137                                                  * MSR_IA32_MCU_OPT_CTRL[FB_CLEAR_DIS]
138                                                  * bit available to control VERW
139                                                  * behavior.
140                                                  */
141 #define ARCH_CAP_RRSBA                  BIT(19) /*
142                                                  * Indicates RET may use predictors
143                                                  * other than the RSB. With eIBRS
144                                                  * enabled predictions in kernel mode
145                                                  * are restricted to targets in
146                                                  * kernel.
147                                                  */
148 #define ARCH_CAP_PBRSB_NO               BIT(24) /*
149                                                  * Not susceptible to Post-Barrier
150                                                  * Return Stack Buffer Predictions.
151                                                  */
152 #define ARCH_CAP_GDS_CTRL               BIT(25) /*
153                                                  * CPU is vulnerable to Gather
154                                                  * Data Sampling (GDS) and
155                                                  * has controls for mitigation.
156                                                  */
157 #define ARCH_CAP_GDS_NO                 BIT(26) /*
158                                                  * CPU is not vulnerable to Gather
159                                                  * Data Sampling (GDS).
160                                                  */
161
162 #define MSR_IA32_FLUSH_CMD              0x0000010b
163 #define L1D_FLUSH                       BIT(0)  /*
164                                                  * Writeback and invalidate the
165                                                  * L1 data cache.
166                                                  */
167
168 #define MSR_IA32_BBL_CR_CTL             0x00000119
169 #define MSR_IA32_BBL_CR_CTL3            0x0000011e
170
171 #define MSR_IA32_TSX_CTRL               0x00000122
172 #define TSX_CTRL_RTM_DISABLE            BIT(0)  /* Disable RTM feature */
173 #define TSX_CTRL_CPUID_CLEAR            BIT(1)  /* Disable TSX enumeration */
174
175 /* SRBDS support */
176 #define MSR_IA32_MCU_OPT_CTRL           0x00000123
177 #define RNGDS_MITG_DIS                  BIT(0)
178 #define FB_CLEAR_DIS                    BIT(3)  /* CPU Fill buffer clear disable */
179 #define GDS_MITG_DIS                    BIT(4)  /* Disable GDS mitigation */
180 #define GDS_MITG_LOCKED                 BIT(5)  /* GDS mitigation locked */
181
182 #define MSR_IA32_SYSENTER_CS            0x00000174
183 #define MSR_IA32_SYSENTER_ESP           0x00000175
184 #define MSR_IA32_SYSENTER_EIP           0x00000176
185
186 #define MSR_IA32_MCG_CAP                0x00000179
187 #define MSR_IA32_MCG_STATUS             0x0000017a
188 #define MSR_IA32_MCG_CTL                0x0000017b
189 #define MSR_IA32_MCG_EXT_CTL            0x000004d0
190
191 #define MSR_OFFCORE_RSP_0               0x000001a6
192 #define MSR_OFFCORE_RSP_1               0x000001a7
193 #define MSR_TURBO_RATIO_LIMIT           0x000001ad
194 #define MSR_TURBO_RATIO_LIMIT1          0x000001ae
195 #define MSR_TURBO_RATIO_LIMIT2          0x000001af
196
197 #define MSR_LBR_SELECT                  0x000001c8
198 #define MSR_LBR_TOS                     0x000001c9
199 #define MSR_LBR_NHM_FROM                0x00000680
200 #define MSR_LBR_NHM_TO                  0x000006c0
201 #define MSR_LBR_CORE_FROM               0x00000040
202 #define MSR_LBR_CORE_TO                 0x00000060
203
204 #define MSR_LBR_INFO_0                  0x00000dc0 /* ... 0xddf for _31 */
205 #define LBR_INFO_MISPRED                BIT_ULL(63)
206 #define LBR_INFO_IN_TX                  BIT_ULL(62)
207 #define LBR_INFO_ABORT                  BIT_ULL(61)
208 #define LBR_INFO_CYCLES                 0xffff
209
210 #define MSR_IA32_PEBS_ENABLE            0x000003f1
211 #define MSR_PEBS_DATA_CFG               0x000003f2
212 #define MSR_IA32_DS_AREA                0x00000600
213 #define MSR_IA32_PERF_CAPABILITIES      0x00000345
214 #define MSR_PEBS_LD_LAT_THRESHOLD       0x000003f6
215
216 #define MSR_IA32_RTIT_CTL               0x00000570
217 #define RTIT_CTL_TRACEEN                BIT(0)
218 #define RTIT_CTL_CYCLEACC               BIT(1)
219 #define RTIT_CTL_OS                     BIT(2)
220 #define RTIT_CTL_USR                    BIT(3)
221 #define RTIT_CTL_PWR_EVT_EN             BIT(4)
222 #define RTIT_CTL_FUP_ON_PTW             BIT(5)
223 #define RTIT_CTL_FABRIC_EN              BIT(6)
224 #define RTIT_CTL_CR3EN                  BIT(7)
225 #define RTIT_CTL_TOPA                   BIT(8)
226 #define RTIT_CTL_MTC_EN                 BIT(9)
227 #define RTIT_CTL_TSC_EN                 BIT(10)
228 #define RTIT_CTL_DISRETC                BIT(11)
229 #define RTIT_CTL_PTW_EN                 BIT(12)
230 #define RTIT_CTL_BRANCH_EN              BIT(13)
231 #define RTIT_CTL_MTC_RANGE_OFFSET       14
232 #define RTIT_CTL_MTC_RANGE              (0x0full << RTIT_CTL_MTC_RANGE_OFFSET)
233 #define RTIT_CTL_CYC_THRESH_OFFSET      19
234 #define RTIT_CTL_CYC_THRESH             (0x0full << RTIT_CTL_CYC_THRESH_OFFSET)
235 #define RTIT_CTL_PSB_FREQ_OFFSET        24
236 #define RTIT_CTL_PSB_FREQ               (0x0full << RTIT_CTL_PSB_FREQ_OFFSET)
237 #define RTIT_CTL_ADDR0_OFFSET           32
238 #define RTIT_CTL_ADDR0                  (0x0full << RTIT_CTL_ADDR0_OFFSET)
239 #define RTIT_CTL_ADDR1_OFFSET           36
240 #define RTIT_CTL_ADDR1                  (0x0full << RTIT_CTL_ADDR1_OFFSET)
241 #define RTIT_CTL_ADDR2_OFFSET           40
242 #define RTIT_CTL_ADDR2                  (0x0full << RTIT_CTL_ADDR2_OFFSET)
243 #define RTIT_CTL_ADDR3_OFFSET           44
244 #define RTIT_CTL_ADDR3                  (0x0full << RTIT_CTL_ADDR3_OFFSET)
245 #define MSR_IA32_RTIT_STATUS            0x00000571
246 #define RTIT_STATUS_FILTEREN            BIT(0)
247 #define RTIT_STATUS_CONTEXTEN           BIT(1)
248 #define RTIT_STATUS_TRIGGEREN           BIT(2)
249 #define RTIT_STATUS_BUFFOVF             BIT(3)
250 #define RTIT_STATUS_ERROR               BIT(4)
251 #define RTIT_STATUS_STOPPED             BIT(5)
252 #define RTIT_STATUS_BYTECNT_OFFSET      32
253 #define RTIT_STATUS_BYTECNT             (0x1ffffull << RTIT_STATUS_BYTECNT_OFFSET)
254 #define MSR_IA32_RTIT_ADDR0_A           0x00000580
255 #define MSR_IA32_RTIT_ADDR0_B           0x00000581
256 #define MSR_IA32_RTIT_ADDR1_A           0x00000582
257 #define MSR_IA32_RTIT_ADDR1_B           0x00000583
258 #define MSR_IA32_RTIT_ADDR2_A           0x00000584
259 #define MSR_IA32_RTIT_ADDR2_B           0x00000585
260 #define MSR_IA32_RTIT_ADDR3_A           0x00000586
261 #define MSR_IA32_RTIT_ADDR3_B           0x00000587
262 #define MSR_IA32_RTIT_CR3_MATCH         0x00000572
263 #define MSR_IA32_RTIT_OUTPUT_BASE       0x00000560
264 #define MSR_IA32_RTIT_OUTPUT_MASK       0x00000561
265
266 #define MSR_MTRRfix64K_00000            0x00000250
267 #define MSR_MTRRfix16K_80000            0x00000258
268 #define MSR_MTRRfix16K_A0000            0x00000259
269 #define MSR_MTRRfix4K_C0000             0x00000268
270 #define MSR_MTRRfix4K_C8000             0x00000269
271 #define MSR_MTRRfix4K_D0000             0x0000026a
272 #define MSR_MTRRfix4K_D8000             0x0000026b
273 #define MSR_MTRRfix4K_E0000             0x0000026c
274 #define MSR_MTRRfix4K_E8000             0x0000026d
275 #define MSR_MTRRfix4K_F0000             0x0000026e
276 #define MSR_MTRRfix4K_F8000             0x0000026f
277 #define MSR_MTRRdefType                 0x000002ff
278
279 #define MSR_IA32_CR_PAT                 0x00000277
280
281 #define MSR_IA32_DEBUGCTLMSR            0x000001d9
282 #define MSR_IA32_LASTBRANCHFROMIP       0x000001db
283 #define MSR_IA32_LASTBRANCHTOIP         0x000001dc
284 #define MSR_IA32_LASTINTFROMIP          0x000001dd
285 #define MSR_IA32_LASTINTTOIP            0x000001de
286
287 /* DEBUGCTLMSR bits (others vary by model): */
288 #define DEBUGCTLMSR_LBR                 (1UL <<  0) /* last branch recording */
289 #define DEBUGCTLMSR_BTF_SHIFT           1
290 #define DEBUGCTLMSR_BTF                 (1UL <<  1) /* single-step on branches */
291 #define DEBUGCTLMSR_TR                  (1UL <<  6)
292 #define DEBUGCTLMSR_BTS                 (1UL <<  7)
293 #define DEBUGCTLMSR_BTINT               (1UL <<  8)
294 #define DEBUGCTLMSR_BTS_OFF_OS          (1UL <<  9)
295 #define DEBUGCTLMSR_BTS_OFF_USR         (1UL << 10)
296 #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI  (1UL << 11)
297 #define DEBUGCTLMSR_FREEZE_PERFMON_ON_PMI       (1UL << 12)
298 #define DEBUGCTLMSR_FREEZE_IN_SMM_BIT   14
299 #define DEBUGCTLMSR_FREEZE_IN_SMM       (1UL << DEBUGCTLMSR_FREEZE_IN_SMM_BIT)
300
301 #define MSR_PEBS_FRONTEND               0x000003f7
302
303 #define MSR_IA32_POWER_CTL              0x000001fc
304
305 #define MSR_IA32_MC0_CTL                0x00000400
306 #define MSR_IA32_MC0_STATUS             0x00000401
307 #define MSR_IA32_MC0_ADDR               0x00000402
308 #define MSR_IA32_MC0_MISC               0x00000403
309
310 /* C-state Residency Counters */
311 #define MSR_PKG_C3_RESIDENCY            0x000003f8
312 #define MSR_PKG_C6_RESIDENCY            0x000003f9
313 #define MSR_ATOM_PKG_C6_RESIDENCY       0x000003fa
314 #define MSR_PKG_C7_RESIDENCY            0x000003fa
315 #define MSR_CORE_C3_RESIDENCY           0x000003fc
316 #define MSR_CORE_C6_RESIDENCY           0x000003fd
317 #define MSR_CORE_C7_RESIDENCY           0x000003fe
318 #define MSR_KNL_CORE_C6_RESIDENCY       0x000003ff
319 #define MSR_PKG_C2_RESIDENCY            0x0000060d
320 #define MSR_PKG_C8_RESIDENCY            0x00000630
321 #define MSR_PKG_C9_RESIDENCY            0x00000631
322 #define MSR_PKG_C10_RESIDENCY           0x00000632
323
324 /* Interrupt Response Limit */
325 #define MSR_PKGC3_IRTL                  0x0000060a
326 #define MSR_PKGC6_IRTL                  0x0000060b
327 #define MSR_PKGC7_IRTL                  0x0000060c
328 #define MSR_PKGC8_IRTL                  0x00000633
329 #define MSR_PKGC9_IRTL                  0x00000634
330 #define MSR_PKGC10_IRTL                 0x00000635
331
332 /* Run Time Average Power Limiting (RAPL) Interface */
333
334 #define MSR_RAPL_POWER_UNIT             0x00000606
335
336 #define MSR_PKG_POWER_LIMIT             0x00000610
337 #define MSR_PKG_ENERGY_STATUS           0x00000611
338 #define MSR_PKG_PERF_STATUS             0x00000613
339 #define MSR_PKG_POWER_INFO              0x00000614
340
341 #define MSR_DRAM_POWER_LIMIT            0x00000618
342 #define MSR_DRAM_ENERGY_STATUS          0x00000619
343 #define MSR_DRAM_PERF_STATUS            0x0000061b
344 #define MSR_DRAM_POWER_INFO             0x0000061c
345
346 #define MSR_PP0_POWER_LIMIT             0x00000638
347 #define MSR_PP0_ENERGY_STATUS           0x00000639
348 #define MSR_PP0_POLICY                  0x0000063a
349 #define MSR_PP0_PERF_STATUS             0x0000063b
350
351 #define MSR_PP1_POWER_LIMIT             0x00000640
352 #define MSR_PP1_ENERGY_STATUS           0x00000641
353 #define MSR_PP1_POLICY                  0x00000642
354
355 /* Config TDP MSRs */
356 #define MSR_CONFIG_TDP_NOMINAL          0x00000648
357 #define MSR_CONFIG_TDP_LEVEL_1          0x00000649
358 #define MSR_CONFIG_TDP_LEVEL_2          0x0000064A
359 #define MSR_CONFIG_TDP_CONTROL          0x0000064B
360 #define MSR_TURBO_ACTIVATION_RATIO      0x0000064C
361
362 #define MSR_PLATFORM_ENERGY_STATUS      0x0000064D
363
364 #define MSR_PKG_WEIGHTED_CORE_C0_RES    0x00000658
365 #define MSR_PKG_ANY_CORE_C0_RES         0x00000659
366 #define MSR_PKG_ANY_GFXE_C0_RES         0x0000065A
367 #define MSR_PKG_BOTH_CORE_GFXE_C0_RES   0x0000065B
368
369 #define MSR_CORE_C1_RES                 0x00000660
370 #define MSR_MODULE_C6_RES_MS            0x00000664
371
372 #define MSR_CC6_DEMOTION_POLICY_CONFIG  0x00000668
373 #define MSR_MC6_DEMOTION_POLICY_CONFIG  0x00000669
374
375 #define MSR_ATOM_CORE_RATIOS            0x0000066a
376 #define MSR_ATOM_CORE_VIDS              0x0000066b
377 #define MSR_ATOM_CORE_TURBO_RATIOS      0x0000066c
378 #define MSR_ATOM_CORE_TURBO_VIDS        0x0000066d
379
380
381 #define MSR_CORE_PERF_LIMIT_REASONS     0x00000690
382 #define MSR_GFX_PERF_LIMIT_REASONS      0x000006B0
383 #define MSR_RING_PERF_LIMIT_REASONS     0x000006B1
384
385 /* Hardware P state interface */
386 #define MSR_PPERF                       0x0000064e
387 #define MSR_PERF_LIMIT_REASONS          0x0000064f
388 #define MSR_PM_ENABLE                   0x00000770
389 #define MSR_HWP_CAPABILITIES            0x00000771
390 #define MSR_HWP_REQUEST_PKG             0x00000772
391 #define MSR_HWP_INTERRUPT               0x00000773
392 #define MSR_HWP_REQUEST                 0x00000774
393 #define MSR_HWP_STATUS                  0x00000777
394
395 /* CPUID.6.EAX */
396 #define HWP_BASE_BIT                    (1<<7)
397 #define HWP_NOTIFICATIONS_BIT           (1<<8)
398 #define HWP_ACTIVITY_WINDOW_BIT         (1<<9)
399 #define HWP_ENERGY_PERF_PREFERENCE_BIT  (1<<10)
400 #define HWP_PACKAGE_LEVEL_REQUEST_BIT   (1<<11)
401
402 /* IA32_HWP_CAPABILITIES */
403 #define HWP_HIGHEST_PERF(x)             (((x) >> 0) & 0xff)
404 #define HWP_GUARANTEED_PERF(x)          (((x) >> 8) & 0xff)
405 #define HWP_MOSTEFFICIENT_PERF(x)       (((x) >> 16) & 0xff)
406 #define HWP_LOWEST_PERF(x)              (((x) >> 24) & 0xff)
407
408 /* IA32_HWP_REQUEST */
409 #define HWP_MIN_PERF(x)                 (x & 0xff)
410 #define HWP_MAX_PERF(x)                 ((x & 0xff) << 8)
411 #define HWP_DESIRED_PERF(x)             ((x & 0xff) << 16)
412 #define HWP_ENERGY_PERF_PREFERENCE(x)   (((unsigned long long) x & 0xff) << 24)
413 #define HWP_EPP_PERFORMANCE             0x00
414 #define HWP_EPP_BALANCE_PERFORMANCE     0x80
415 #define HWP_EPP_BALANCE_POWERSAVE       0xC0
416 #define HWP_EPP_POWERSAVE               0xFF
417 #define HWP_ACTIVITY_WINDOW(x)          ((unsigned long long)(x & 0xff3) << 32)
418 #define HWP_PACKAGE_CONTROL(x)          ((unsigned long long)(x & 0x1) << 42)
419
420 /* IA32_HWP_STATUS */
421 #define HWP_GUARANTEED_CHANGE(x)        (x & 0x1)
422 #define HWP_EXCURSION_TO_MINIMUM(x)     (x & 0x4)
423
424 /* IA32_HWP_INTERRUPT */
425 #define HWP_CHANGE_TO_GUARANTEED_INT(x) (x & 0x1)
426 #define HWP_EXCURSION_TO_MINIMUM_INT(x) (x & 0x2)
427
428 #define MSR_AMD64_MC0_MASK              0xc0010044
429
430 #define MSR_IA32_MCx_CTL(x)             (MSR_IA32_MC0_CTL + 4*(x))
431 #define MSR_IA32_MCx_STATUS(x)          (MSR_IA32_MC0_STATUS + 4*(x))
432 #define MSR_IA32_MCx_ADDR(x)            (MSR_IA32_MC0_ADDR + 4*(x))
433 #define MSR_IA32_MCx_MISC(x)            (MSR_IA32_MC0_MISC + 4*(x))
434
435 #define MSR_AMD64_MCx_MASK(x)           (MSR_AMD64_MC0_MASK + (x))
436
437 /* These are consecutive and not in the normal 4er MCE bank block */
438 #define MSR_IA32_MC0_CTL2               0x00000280
439 #define MSR_IA32_MCx_CTL2(x)            (MSR_IA32_MC0_CTL2 + (x))
440
441 #define MSR_P6_PERFCTR0                 0x000000c1
442 #define MSR_P6_PERFCTR1                 0x000000c2
443 #define MSR_P6_EVNTSEL0                 0x00000186
444 #define MSR_P6_EVNTSEL1                 0x00000187
445
446 #define MSR_KNC_PERFCTR0               0x00000020
447 #define MSR_KNC_PERFCTR1               0x00000021
448 #define MSR_KNC_EVNTSEL0               0x00000028
449 #define MSR_KNC_EVNTSEL1               0x00000029
450
451 /* Alternative perfctr range with full access. */
452 #define MSR_IA32_PMC0                   0x000004c1
453
454 /* Auto-reload via MSR instead of DS area */
455 #define MSR_RELOAD_PMC0                 0x000014c1
456 #define MSR_RELOAD_FIXED_CTR0           0x00001309
457
458 /*
459  * AMD64 MSRs. Not complete. See the architecture manual for a more
460  * complete list.
461  */
462 #define MSR_AMD64_PATCH_LEVEL           0x0000008b
463 #define MSR_AMD64_TSC_RATIO             0xc0000104
464 #define MSR_AMD64_NB_CFG                0xc001001f
465 #define MSR_AMD64_CPUID_FN_1            0xc0011004
466 #define MSR_AMD64_PATCH_LOADER          0xc0010020
467 #define MSR_AMD_PERF_CTL                0xc0010062
468 #define MSR_AMD_PERF_STATUS             0xc0010063
469 #define MSR_AMD_PSTATE_DEF_BASE         0xc0010064
470 #define MSR_AMD64_OSVW_ID_LENGTH        0xc0010140
471 #define MSR_AMD64_OSVW_STATUS           0xc0010141
472 #define MSR_AMD64_LS_CFG                0xc0011020
473 #define MSR_AMD64_DC_CFG                0xc0011022
474 #define MSR_AMD64_TW_CFG                0xc0011023
475
476 #define MSR_AMD64_DE_CFG                0xc0011029
477 #define MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT    1
478 #define MSR_AMD64_DE_CFG_LFENCE_SERIALIZE       BIT_ULL(MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT)
479 #define MSR_AMD64_DE_CFG_ZEN2_FP_BACKUP_FIX_BIT 9
480
481 #define MSR_AMD64_BU_CFG2               0xc001102a
482 #define MSR_AMD64_IBSFETCHCTL           0xc0011030
483 #define MSR_AMD64_IBSFETCHLINAD         0xc0011031
484 #define MSR_AMD64_IBSFETCHPHYSAD        0xc0011032
485 #define MSR_AMD64_IBSFETCH_REG_COUNT    3
486 #define MSR_AMD64_IBSFETCH_REG_MASK     ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1)
487 #define MSR_AMD64_IBSOPCTL              0xc0011033
488 #define MSR_AMD64_IBSOPRIP              0xc0011034
489 #define MSR_AMD64_IBSOPDATA             0xc0011035
490 #define MSR_AMD64_IBSOPDATA2            0xc0011036
491 #define MSR_AMD64_IBSOPDATA3            0xc0011037
492 #define MSR_AMD64_IBSDCLINAD            0xc0011038
493 #define MSR_AMD64_IBSDCPHYSAD           0xc0011039
494 #define MSR_AMD64_IBSOP_REG_COUNT       7
495 #define MSR_AMD64_IBSOP_REG_MASK        ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1)
496 #define MSR_AMD64_IBSCTL                0xc001103a
497 #define MSR_AMD64_IBSBRTARGET           0xc001103b
498 #define MSR_AMD64_ICIBSEXTDCTL          0xc001103c
499 #define MSR_AMD64_IBSOPDATA4            0xc001103d
500 #define MSR_AMD64_IBS_REG_COUNT_MAX     8 /* includes MSR_AMD64_IBSBRTARGET */
501 #define MSR_AMD64_VM_PAGE_FLUSH         0xc001011e
502 #define MSR_AMD64_SEV                   0xc0010131
503 #define MSR_AMD64_SEV_ENABLED_BIT       0
504 #define MSR_AMD64_SEV_ENABLED           BIT_ULL(MSR_AMD64_SEV_ENABLED_BIT)
505
506 #define MSR_AMD64_VIRT_SPEC_CTRL        0xc001011f
507
508 /* Zen4 */
509 #define MSR_ZEN4_BP_CFG                 0xc001102e
510 #define MSR_ZEN4_BP_CFG_SHARED_BTB_FIX_BIT 5
511
512 /* Fam 17h MSRs */
513 #define MSR_F17H_IRPERF                 0xc00000e9
514
515 /* Fam 16h MSRs */
516 #define MSR_F16H_L2I_PERF_CTL           0xc0010230
517 #define MSR_F16H_L2I_PERF_CTR           0xc0010231
518 #define MSR_F16H_DR1_ADDR_MASK          0xc0011019
519 #define MSR_F16H_DR2_ADDR_MASK          0xc001101a
520 #define MSR_F16H_DR3_ADDR_MASK          0xc001101b
521 #define MSR_F16H_DR0_ADDR_MASK          0xc0011027
522
523 /* Fam 15h MSRs */
524 #define MSR_F15H_PERF_CTL               0xc0010200
525 #define MSR_F15H_PERF_CTL0              MSR_F15H_PERF_CTL
526 #define MSR_F15H_PERF_CTL1              (MSR_F15H_PERF_CTL + 2)
527 #define MSR_F15H_PERF_CTL2              (MSR_F15H_PERF_CTL + 4)
528 #define MSR_F15H_PERF_CTL3              (MSR_F15H_PERF_CTL + 6)
529 #define MSR_F15H_PERF_CTL4              (MSR_F15H_PERF_CTL + 8)
530 #define MSR_F15H_PERF_CTL5              (MSR_F15H_PERF_CTL + 10)
531
532 #define MSR_F15H_PERF_CTR               0xc0010201
533 #define MSR_F15H_PERF_CTR0              MSR_F15H_PERF_CTR
534 #define MSR_F15H_PERF_CTR1              (MSR_F15H_PERF_CTR + 2)
535 #define MSR_F15H_PERF_CTR2              (MSR_F15H_PERF_CTR + 4)
536 #define MSR_F15H_PERF_CTR3              (MSR_F15H_PERF_CTR + 6)
537 #define MSR_F15H_PERF_CTR4              (MSR_F15H_PERF_CTR + 8)
538 #define MSR_F15H_PERF_CTR5              (MSR_F15H_PERF_CTR + 10)
539
540 #define MSR_F15H_NB_PERF_CTL            0xc0010240
541 #define MSR_F15H_NB_PERF_CTR            0xc0010241
542 #define MSR_F15H_PTSC                   0xc0010280
543 #define MSR_F15H_IC_CFG                 0xc0011021
544 #define MSR_F15H_EX_CFG                 0xc001102c
545
546 /* Fam 10h MSRs */
547 #define MSR_FAM10H_MMIO_CONF_BASE       0xc0010058
548 #define FAM10H_MMIO_CONF_ENABLE         (1<<0)
549 #define FAM10H_MMIO_CONF_BUSRANGE_MASK  0xf
550 #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2
551 #define FAM10H_MMIO_CONF_BASE_MASK      0xfffffffULL
552 #define FAM10H_MMIO_CONF_BASE_SHIFT     20
553 #define MSR_FAM10H_NODE_ID              0xc001100c
554
555 /* K8 MSRs */
556 #define MSR_K8_TOP_MEM1                 0xc001001a
557 #define MSR_K8_TOP_MEM2                 0xc001001d
558 #define MSR_K8_SYSCFG                   0xc0010010
559 #define MSR_K8_SYSCFG_MEM_ENCRYPT_BIT   23
560 #define MSR_K8_SYSCFG_MEM_ENCRYPT       BIT_ULL(MSR_K8_SYSCFG_MEM_ENCRYPT_BIT)
561 #define MSR_K8_INT_PENDING_MSG          0xc0010055
562 /* C1E active bits in int pending message */
563 #define K8_INTP_C1E_ACTIVE_MASK         0x18000000
564 #define MSR_K8_TSEG_ADDR                0xc0010112
565 #define MSR_K8_TSEG_MASK                0xc0010113
566 #define K8_MTRRFIXRANGE_DRAM_ENABLE     0x00040000 /* MtrrFixDramEn bit    */
567 #define K8_MTRRFIXRANGE_DRAM_MODIFY     0x00080000 /* MtrrFixDramModEn bit */
568 #define K8_MTRR_RDMEM_WRMEM_MASK        0x18181818 /* Mask: RdMem|WrMem    */
569
570 /* K7 MSRs */
571 #define MSR_K7_EVNTSEL0                 0xc0010000
572 #define MSR_K7_PERFCTR0                 0xc0010004
573 #define MSR_K7_EVNTSEL1                 0xc0010001
574 #define MSR_K7_PERFCTR1                 0xc0010005
575 #define MSR_K7_EVNTSEL2                 0xc0010002
576 #define MSR_K7_PERFCTR2                 0xc0010006
577 #define MSR_K7_EVNTSEL3                 0xc0010003
578 #define MSR_K7_PERFCTR3                 0xc0010007
579 #define MSR_K7_CLK_CTL                  0xc001001b
580 #define MSR_K7_HWCR                     0xc0010015
581 #define MSR_K7_HWCR_SMMLOCK_BIT         0
582 #define MSR_K7_HWCR_SMMLOCK             BIT_ULL(MSR_K7_HWCR_SMMLOCK_BIT)
583 #define MSR_K7_HWCR_IRPERF_EN_BIT       30
584 #define MSR_K7_HWCR_IRPERF_EN           BIT_ULL(MSR_K7_HWCR_IRPERF_EN_BIT)
585 #define MSR_K7_FID_VID_CTL              0xc0010041
586 #define MSR_K7_FID_VID_STATUS           0xc0010042
587
588 /* K6 MSRs */
589 #define MSR_K6_WHCR                     0xc0000082
590 #define MSR_K6_UWCCR                    0xc0000085
591 #define MSR_K6_EPMR                     0xc0000086
592 #define MSR_K6_PSOR                     0xc0000087
593 #define MSR_K6_PFIR                     0xc0000088
594
595 /* Centaur-Hauls/IDT defined MSRs. */
596 #define MSR_IDT_FCR1                    0x00000107
597 #define MSR_IDT_FCR2                    0x00000108
598 #define MSR_IDT_FCR3                    0x00000109
599 #define MSR_IDT_FCR4                    0x0000010a
600
601 #define MSR_IDT_MCR0                    0x00000110
602 #define MSR_IDT_MCR1                    0x00000111
603 #define MSR_IDT_MCR2                    0x00000112
604 #define MSR_IDT_MCR3                    0x00000113
605 #define MSR_IDT_MCR4                    0x00000114
606 #define MSR_IDT_MCR5                    0x00000115
607 #define MSR_IDT_MCR6                    0x00000116
608 #define MSR_IDT_MCR7                    0x00000117
609 #define MSR_IDT_MCR_CTRL                0x00000120
610
611 /* VIA Cyrix defined MSRs*/
612 #define MSR_VIA_FCR                     0x00001107
613 #define MSR_VIA_LONGHAUL                0x0000110a
614 #define MSR_VIA_RNG                     0x0000110b
615 #define MSR_VIA_BCR2                    0x00001147
616
617 /* Transmeta defined MSRs */
618 #define MSR_TMTA_LONGRUN_CTRL           0x80868010
619 #define MSR_TMTA_LONGRUN_FLAGS          0x80868011
620 #define MSR_TMTA_LRTI_READOUT           0x80868018
621 #define MSR_TMTA_LRTI_VOLT_MHZ          0x8086801a
622
623 /* Intel defined MSRs. */
624 #define MSR_IA32_P5_MC_ADDR             0x00000000
625 #define MSR_IA32_P5_MC_TYPE             0x00000001
626 #define MSR_IA32_TSC                    0x00000010
627 #define MSR_IA32_PLATFORM_ID            0x00000017
628 #define MSR_IA32_EBL_CR_POWERON         0x0000002a
629 #define MSR_EBC_FREQUENCY_ID            0x0000002c
630 #define MSR_SMI_COUNT                   0x00000034
631 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
632 #define MSR_IA32_TSC_ADJUST             0x0000003b
633 #define MSR_IA32_BNDCFGS                0x00000d90
634
635 #define MSR_IA32_BNDCFGS_RSVD           0x00000ffc
636
637 #define MSR_IA32_XSS                    0x00000da0
638
639 #define FEATURE_CONTROL_LOCKED                          (1<<0)
640 #define FEATURE_CONTROL_VMXON_ENABLED_INSIDE_SMX        (1<<1)
641 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX       (1<<2)
642 #define FEATURE_CONTROL_LMCE                            (1<<20)
643
644 #define MSR_IA32_APICBASE               0x0000001b
645 #define MSR_IA32_APICBASE_BSP           (1<<8)
646 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
647 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
648
649 #define MSR_IA32_TSCDEADLINE            0x000006e0
650
651 #define MSR_IA32_UCODE_WRITE            0x00000079
652 #define MSR_IA32_UCODE_REV              0x0000008b
653
654 #define MSR_IA32_SMM_MONITOR_CTL        0x0000009b
655 #define MSR_IA32_SMBASE                 0x0000009e
656
657 #define MSR_IA32_PERF_STATUS            0x00000198
658 #define MSR_IA32_PERF_CTL               0x00000199
659 #define INTEL_PERF_CTL_MASK             0xffff
660
661 #define MSR_IA32_MPERF                  0x000000e7
662 #define MSR_IA32_APERF                  0x000000e8
663
664 #define MSR_IA32_THERM_CONTROL          0x0000019a
665 #define MSR_IA32_THERM_INTERRUPT        0x0000019b
666
667 #define THERM_INT_HIGH_ENABLE           (1 << 0)
668 #define THERM_INT_LOW_ENABLE            (1 << 1)
669 #define THERM_INT_PLN_ENABLE            (1 << 24)
670
671 #define MSR_IA32_THERM_STATUS           0x0000019c
672
673 #define THERM_STATUS_PROCHOT            (1 << 0)
674 #define THERM_STATUS_POWER_LIMIT        (1 << 10)
675
676 #define MSR_THERM2_CTL                  0x0000019d
677
678 #define MSR_THERM2_CTL_TM_SELECT        (1ULL << 16)
679
680 #define MSR_IA32_MISC_ENABLE            0x000001a0
681
682 #define MSR_IA32_TEMPERATURE_TARGET     0x000001a2
683
684 #define MSR_MISC_FEATURE_CONTROL        0x000001a4
685 #define MSR_MISC_PWR_MGMT               0x000001aa
686
687 #define MSR_IA32_ENERGY_PERF_BIAS       0x000001b0
688 #define ENERGY_PERF_BIAS_PERFORMANCE            0
689 #define ENERGY_PERF_BIAS_BALANCE_PERFORMANCE    4
690 #define ENERGY_PERF_BIAS_NORMAL                 6
691 #define ENERGY_PERF_BIAS_BALANCE_POWERSAVE      8
692 #define ENERGY_PERF_BIAS_POWERSAVE              15
693
694 #define MSR_IA32_PACKAGE_THERM_STATUS           0x000001b1
695
696 #define PACKAGE_THERM_STATUS_PROCHOT            (1 << 0)
697 #define PACKAGE_THERM_STATUS_POWER_LIMIT        (1 << 10)
698
699 #define MSR_IA32_PACKAGE_THERM_INTERRUPT        0x000001b2
700
701 #define PACKAGE_THERM_INT_HIGH_ENABLE           (1 << 0)
702 #define PACKAGE_THERM_INT_LOW_ENABLE            (1 << 1)
703 #define PACKAGE_THERM_INT_PLN_ENABLE            (1 << 24)
704
705 /* Thermal Thresholds Support */
706 #define THERM_INT_THRESHOLD0_ENABLE    (1 << 15)
707 #define THERM_SHIFT_THRESHOLD0        8
708 #define THERM_MASK_THRESHOLD0          (0x7f << THERM_SHIFT_THRESHOLD0)
709 #define THERM_INT_THRESHOLD1_ENABLE    (1 << 23)
710 #define THERM_SHIFT_THRESHOLD1        16
711 #define THERM_MASK_THRESHOLD1          (0x7f << THERM_SHIFT_THRESHOLD1)
712 #define THERM_STATUS_THRESHOLD0        (1 << 6)
713 #define THERM_LOG_THRESHOLD0           (1 << 7)
714 #define THERM_STATUS_THRESHOLD1        (1 << 8)
715 #define THERM_LOG_THRESHOLD1           (1 << 9)
716
717 /* MISC_ENABLE bits: architectural */
718 #define MSR_IA32_MISC_ENABLE_FAST_STRING_BIT            0
719 #define MSR_IA32_MISC_ENABLE_FAST_STRING                (1ULL << MSR_IA32_MISC_ENABLE_FAST_STRING_BIT)
720 #define MSR_IA32_MISC_ENABLE_TCC_BIT                    1
721 #define MSR_IA32_MISC_ENABLE_TCC                        (1ULL << MSR_IA32_MISC_ENABLE_TCC_BIT)
722 #define MSR_IA32_MISC_ENABLE_EMON_BIT                   7
723 #define MSR_IA32_MISC_ENABLE_EMON                       (1ULL << MSR_IA32_MISC_ENABLE_EMON_BIT)
724 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT            11
725 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL                (1ULL << MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT)
726 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT           12
727 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL               (1ULL << MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT)
728 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT     16
729 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP         (1ULL << MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT)
730 #define MSR_IA32_MISC_ENABLE_MWAIT_BIT                  18
731 #define MSR_IA32_MISC_ENABLE_MWAIT                      (1ULL << MSR_IA32_MISC_ENABLE_MWAIT_BIT)
732 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT            22
733 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID                (1ULL << MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT)
734 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT           23
735 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE               (1ULL << MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT)
736 #define MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT             34
737 #define MSR_IA32_MISC_ENABLE_XD_DISABLE                 (1ULL << MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT)
738
739 /* MISC_ENABLE bits: model-specific, meaning may vary from core to core */
740 #define MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT             2
741 #define MSR_IA32_MISC_ENABLE_X87_COMPAT                 (1ULL << MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT)
742 #define MSR_IA32_MISC_ENABLE_TM1_BIT                    3
743 #define MSR_IA32_MISC_ENABLE_TM1                        (1ULL << MSR_IA32_MISC_ENABLE_TM1_BIT)
744 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT     4
745 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE         (1ULL << MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT)
746 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT        6
747 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT)
748 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT          8
749 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK              (1ULL << MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT)
750 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT       9
751 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT)
752 #define MSR_IA32_MISC_ENABLE_FERR_BIT                   10
753 #define MSR_IA32_MISC_ENABLE_FERR                       (1ULL << MSR_IA32_MISC_ENABLE_FERR_BIT)
754 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT         10
755 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX             (1ULL << MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT)
756 #define MSR_IA32_MISC_ENABLE_TM2_BIT                    13
757 #define MSR_IA32_MISC_ENABLE_TM2                        (1ULL << MSR_IA32_MISC_ENABLE_TM2_BIT)
758 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT       19
759 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT)
760 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT         20
761 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK             (1ULL << MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT)
762 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT            24
763 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT                (1ULL << MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT)
764 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT       37
765 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT)
766 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT          38
767 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE              (1ULL << MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT)
768 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT        39
769 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT)
770
771 /* MISC_FEATURES_ENABLES non-architectural features */
772 #define MSR_MISC_FEATURES_ENABLES       0x00000140
773
774 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT       0
775 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT           BIT_ULL(MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT)
776 #define MSR_MISC_FEATURES_ENABLES_RING3MWAIT_BIT        1
777
778 #define MSR_IA32_TSC_DEADLINE           0x000006E0
779
780
781 #define MSR_TSX_FORCE_ABORT             0x0000010F
782
783 #define MSR_TFA_RTM_FORCE_ABORT_BIT     0
784 #define MSR_TFA_RTM_FORCE_ABORT         BIT_ULL(MSR_TFA_RTM_FORCE_ABORT_BIT)
785
786 /* P4/Xeon+ specific */
787 #define MSR_IA32_MCG_EAX                0x00000180
788 #define MSR_IA32_MCG_EBX                0x00000181
789 #define MSR_IA32_MCG_ECX                0x00000182
790 #define MSR_IA32_MCG_EDX                0x00000183
791 #define MSR_IA32_MCG_ESI                0x00000184
792 #define MSR_IA32_MCG_EDI                0x00000185
793 #define MSR_IA32_MCG_EBP                0x00000186
794 #define MSR_IA32_MCG_ESP                0x00000187
795 #define MSR_IA32_MCG_EFLAGS             0x00000188
796 #define MSR_IA32_MCG_EIP                0x00000189
797 #define MSR_IA32_MCG_RESERVED           0x0000018a
798
799 /* Pentium IV performance counter MSRs */
800 #define MSR_P4_BPU_PERFCTR0             0x00000300
801 #define MSR_P4_BPU_PERFCTR1             0x00000301
802 #define MSR_P4_BPU_PERFCTR2             0x00000302
803 #define MSR_P4_BPU_PERFCTR3             0x00000303
804 #define MSR_P4_MS_PERFCTR0              0x00000304
805 #define MSR_P4_MS_PERFCTR1              0x00000305
806 #define MSR_P4_MS_PERFCTR2              0x00000306
807 #define MSR_P4_MS_PERFCTR3              0x00000307
808 #define MSR_P4_FLAME_PERFCTR0           0x00000308
809 #define MSR_P4_FLAME_PERFCTR1           0x00000309
810 #define MSR_P4_FLAME_PERFCTR2           0x0000030a
811 #define MSR_P4_FLAME_PERFCTR3           0x0000030b
812 #define MSR_P4_IQ_PERFCTR0              0x0000030c
813 #define MSR_P4_IQ_PERFCTR1              0x0000030d
814 #define MSR_P4_IQ_PERFCTR2              0x0000030e
815 #define MSR_P4_IQ_PERFCTR3              0x0000030f
816 #define MSR_P4_IQ_PERFCTR4              0x00000310
817 #define MSR_P4_IQ_PERFCTR5              0x00000311
818 #define MSR_P4_BPU_CCCR0                0x00000360
819 #define MSR_P4_BPU_CCCR1                0x00000361
820 #define MSR_P4_BPU_CCCR2                0x00000362
821 #define MSR_P4_BPU_CCCR3                0x00000363
822 #define MSR_P4_MS_CCCR0                 0x00000364
823 #define MSR_P4_MS_CCCR1                 0x00000365
824 #define MSR_P4_MS_CCCR2                 0x00000366
825 #define MSR_P4_MS_CCCR3                 0x00000367
826 #define MSR_P4_FLAME_CCCR0              0x00000368
827 #define MSR_P4_FLAME_CCCR1              0x00000369
828 #define MSR_P4_FLAME_CCCR2              0x0000036a
829 #define MSR_P4_FLAME_CCCR3              0x0000036b
830 #define MSR_P4_IQ_CCCR0                 0x0000036c
831 #define MSR_P4_IQ_CCCR1                 0x0000036d
832 #define MSR_P4_IQ_CCCR2                 0x0000036e
833 #define MSR_P4_IQ_CCCR3                 0x0000036f
834 #define MSR_P4_IQ_CCCR4                 0x00000370
835 #define MSR_P4_IQ_CCCR5                 0x00000371
836 #define MSR_P4_ALF_ESCR0                0x000003ca
837 #define MSR_P4_ALF_ESCR1                0x000003cb
838 #define MSR_P4_BPU_ESCR0                0x000003b2
839 #define MSR_P4_BPU_ESCR1                0x000003b3
840 #define MSR_P4_BSU_ESCR0                0x000003a0
841 #define MSR_P4_BSU_ESCR1                0x000003a1
842 #define MSR_P4_CRU_ESCR0                0x000003b8
843 #define MSR_P4_CRU_ESCR1                0x000003b9
844 #define MSR_P4_CRU_ESCR2                0x000003cc
845 #define MSR_P4_CRU_ESCR3                0x000003cd
846 #define MSR_P4_CRU_ESCR4                0x000003e0
847 #define MSR_P4_CRU_ESCR5                0x000003e1
848 #define MSR_P4_DAC_ESCR0                0x000003a8
849 #define MSR_P4_DAC_ESCR1                0x000003a9
850 #define MSR_P4_FIRM_ESCR0               0x000003a4
851 #define MSR_P4_FIRM_ESCR1               0x000003a5
852 #define MSR_P4_FLAME_ESCR0              0x000003a6
853 #define MSR_P4_FLAME_ESCR1              0x000003a7
854 #define MSR_P4_FSB_ESCR0                0x000003a2
855 #define MSR_P4_FSB_ESCR1                0x000003a3
856 #define MSR_P4_IQ_ESCR0                 0x000003ba
857 #define MSR_P4_IQ_ESCR1                 0x000003bb
858 #define MSR_P4_IS_ESCR0                 0x000003b4
859 #define MSR_P4_IS_ESCR1                 0x000003b5
860 #define MSR_P4_ITLB_ESCR0               0x000003b6
861 #define MSR_P4_ITLB_ESCR1               0x000003b7
862 #define MSR_P4_IX_ESCR0                 0x000003c8
863 #define MSR_P4_IX_ESCR1                 0x000003c9
864 #define MSR_P4_MOB_ESCR0                0x000003aa
865 #define MSR_P4_MOB_ESCR1                0x000003ab
866 #define MSR_P4_MS_ESCR0                 0x000003c0
867 #define MSR_P4_MS_ESCR1                 0x000003c1
868 #define MSR_P4_PMH_ESCR0                0x000003ac
869 #define MSR_P4_PMH_ESCR1                0x000003ad
870 #define MSR_P4_RAT_ESCR0                0x000003bc
871 #define MSR_P4_RAT_ESCR1                0x000003bd
872 #define MSR_P4_SAAT_ESCR0               0x000003ae
873 #define MSR_P4_SAAT_ESCR1               0x000003af
874 #define MSR_P4_SSU_ESCR0                0x000003be
875 #define MSR_P4_SSU_ESCR1                0x000003bf /* guess: not in manual */
876
877 #define MSR_P4_TBPU_ESCR0               0x000003c2
878 #define MSR_P4_TBPU_ESCR1               0x000003c3
879 #define MSR_P4_TC_ESCR0                 0x000003c4
880 #define MSR_P4_TC_ESCR1                 0x000003c5
881 #define MSR_P4_U2L_ESCR0                0x000003b0
882 #define MSR_P4_U2L_ESCR1                0x000003b1
883
884 #define MSR_P4_PEBS_MATRIX_VERT         0x000003f2
885
886 /* Intel Core-based CPU performance counters */
887 #define MSR_CORE_PERF_FIXED_CTR0        0x00000309
888 #define MSR_CORE_PERF_FIXED_CTR1        0x0000030a
889 #define MSR_CORE_PERF_FIXED_CTR2        0x0000030b
890 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x0000038d
891 #define MSR_CORE_PERF_GLOBAL_STATUS     0x0000038e
892 #define MSR_CORE_PERF_GLOBAL_CTRL       0x0000038f
893 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x00000390
894
895 /* PERF_GLOBAL_OVF_CTL bits */
896 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT        55
897 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI            (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT)
898 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT               62
899 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF                   (1ULL <<  MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT)
900 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT             63
901 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD                 (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT)
902
903 /* Geode defined MSRs */
904 #define MSR_GEODE_BUSCONT_CONF0         0x00001900
905
906 /* Intel VT MSRs */
907 #define MSR_IA32_VMX_BASIC              0x00000480
908 #define MSR_IA32_VMX_PINBASED_CTLS      0x00000481
909 #define MSR_IA32_VMX_PROCBASED_CTLS     0x00000482
910 #define MSR_IA32_VMX_EXIT_CTLS          0x00000483
911 #define MSR_IA32_VMX_ENTRY_CTLS         0x00000484
912 #define MSR_IA32_VMX_MISC               0x00000485
913 #define MSR_IA32_VMX_CR0_FIXED0         0x00000486
914 #define MSR_IA32_VMX_CR0_FIXED1         0x00000487
915 #define MSR_IA32_VMX_CR4_FIXED0         0x00000488
916 #define MSR_IA32_VMX_CR4_FIXED1         0x00000489
917 #define MSR_IA32_VMX_VMCS_ENUM          0x0000048a
918 #define MSR_IA32_VMX_PROCBASED_CTLS2    0x0000048b
919 #define MSR_IA32_VMX_EPT_VPID_CAP       0x0000048c
920 #define MSR_IA32_VMX_TRUE_PINBASED_CTLS  0x0000048d
921 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS 0x0000048e
922 #define MSR_IA32_VMX_TRUE_EXIT_CTLS      0x0000048f
923 #define MSR_IA32_VMX_TRUE_ENTRY_CTLS     0x00000490
924 #define MSR_IA32_VMX_VMFUNC             0x00000491
925
926 /* VMX_BASIC bits and bitmasks */
927 #define VMX_BASIC_VMCS_SIZE_SHIFT       32
928 #define VMX_BASIC_TRUE_CTLS             (1ULL << 55)
929 #define VMX_BASIC_64            0x0001000000000000LLU
930 #define VMX_BASIC_MEM_TYPE_SHIFT        50
931 #define VMX_BASIC_MEM_TYPE_MASK 0x003c000000000000LLU
932 #define VMX_BASIC_MEM_TYPE_WB   6LLU
933 #define VMX_BASIC_INOUT         0x0040000000000000LLU
934
935 /* MSR_IA32_VMX_MISC bits */
936 #define MSR_IA32_VMX_MISC_INTEL_PT                 (1ULL << 14)
937 #define MSR_IA32_VMX_MISC_VMWRITE_SHADOW_RO_FIELDS (1ULL << 29)
938 #define MSR_IA32_VMX_MISC_PREEMPTION_TIMER_SCALE   0x1F
939 /* AMD-V MSRs */
940
941 #define MSR_VM_CR                       0xc0010114
942 #define MSR_VM_IGNNE                    0xc0010115
943 #define MSR_VM_HSAVE_PA                 0xc0010117
944
945 #endif /* _ASM_X86_MSR_INDEX_H */