arch/x86/events/amd/ibs.c

   1 /*
   2  * Performance events - AMD IBS
   3  *
   4  *  Copyright (C) 2011 Advanced Micro Devices, Inc., Robert Richter
   5  *
   6  *  For licencing details see kernel-base/COPYING
   7  */
   8
   9 #include <linux/perf_event.h>
  10 #include <linux/init.h>
  11 #include <linux/export.h>
  12 #include <linux/pci.h>
  13 #include <linux/ptrace.h>
  14 #include <linux/syscore_ops.h>
  15
  16 #include <asm/apic.h>
  17
  18 #include "../perf_event.h"
  19
  20 static u32 ibs_caps;
  21
  22 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD)
  23
  24 #include <linux/kprobes.h>
  25 #include <linux/hardirq.h>
  26
  27 #include <asm/nmi.h>
  28
  29 #define IBS_FETCH_CONFIG_MASK   (IBS_FETCH_RAND_EN | IBS_FETCH_MAX_CNT)
  30 #define IBS_OP_CONFIG_MASK      IBS_OP_MAX_CNT
  31
  32
  33 /*
  34  * IBS states:
  35  *
  36  * ENABLED; tracks the pmu::add(), pmu::del() state, when set the counter is taken
  37  * and any further add()s must fail.
  38  *
  39  * STARTED/STOPPING/STOPPED; deal with pmu::start(), pmu::stop() state but are
  40  * complicated by the fact that the IBS hardware can send late NMIs (ie. after
  41  * we've cleared the EN bit).
  42  *
  43  * In order to consume these late NMIs we have the STOPPED state, any NMI that
  44  * happens after we've cleared the EN state will clear this bit and report the
  45  * NMI handled (this is fundamentally racy in the face or multiple NMI sources,
  46  * someone else can consume our BIT and our NMI will go unhandled).
  47  *
  48  * And since we cannot set/clear this separate bit together with the EN bit,
  49  * there are races; if we cleared STARTED early, an NMI could land in
  50  * between clearing STARTED and clearing the EN bit (in fact multiple NMIs
  51  * could happen if the period is small enough), and consume our STOPPED bit
  52  * and trigger streams of unhandled NMIs.
  53  *
  54  * If, however, we clear STARTED late, an NMI can hit between clearing the
  55  * EN bit and clearing STARTED, still see STARTED set and process the event.
  56  * If this event will have the VALID bit clear, we bail properly, but this
  57  * is not a given. With VALID set we can end up calling pmu::stop() again
  58  * (the throttle logic) and trigger the WARNs in there.
  59  *
  60  * So what we do is set STOPPING before clearing EN to avoid the pmu::stop()
  61  * nesting, and clear STARTED late, so that we have a well defined state over
  62  * the clearing of the EN bit.
  63  *
  64  * XXX: we could probably be using !atomic bitops for all this.
  65  */
  66
  67 enum ibs_states {
  68         IBS_ENABLED     = 0,
  69         IBS_STARTED     = 1,
  70         IBS_STOPPING    = 2,
  71         IBS_STOPPED     = 3,
  72
  73         IBS_MAX_STATES,
  74 };
  75
  76 struct cpu_perf_ibs {
  77         struct perf_event       *event;
  78         unsigned long           state[BITS_TO_LONGS(IBS_MAX_STATES)];
  79 };
  80
  81 struct perf_ibs {
  82         struct pmu                      pmu;
  83         unsigned int                    msr;
  84         u64                             config_mask;
  85         u64                             cnt_mask;
  86         u64                             enable_mask;
  87         u64                             valid_mask;
  88         u64                             max_period;
  89         unsigned long                   offset_mask[1];
  90         int                             offset_max;
  91         unsigned int                    fetch_count_reset_broken : 1;
  92         unsigned int                    fetch_ignore_if_zero_rip : 1;
  93         struct cpu_perf_ibs __percpu    *pcpu;
  94
  95         struct attribute                **format_attrs;
  96         struct attribute_group          format_group;
  97         const struct attribute_group    *attr_groups[2];
  98
  99         u64                             (*get_count)(u64 config);
 100 };
 101
 102 struct perf_ibs_data {
 103         u32             size;
 104         union {
 105                 u32     data[0];        /* data buffer starts here */
 106                 u32     caps;
 107         };
 108         u64             regs[MSR_AMD64_IBS_REG_COUNT_MAX];
 109 };
 110
 111 static int
 112 perf_event_set_period(struct hw_perf_event *hwc, u64 min, u64 max, u64 *hw_period)
 113 {
 114         s64 left = local64_read(&hwc->period_left);
 115         s64 period = hwc->sample_period;
 116         int overflow = 0;
 117
 118         /*
 119          * If we are way outside a reasonable range then just skip forward:
 120          */
 121         if (unlikely(left <= -period)) {
 122                 left = period;
 123                 local64_set(&hwc->period_left, left);
 124                 hwc->last_period = period;
 125                 overflow = 1;
 126         }
 127
 128         if (unlikely(left < (s64)min)) {
 129                 left += period;
 130                 local64_set(&hwc->period_left, left);
 131                 hwc->last_period = period;
 132                 overflow = 1;
 133         }
 134
 135         /*
 136          * If the hw period that triggers the sw overflow is too short
 137          * we might hit the irq handler. This biases the results.
 138          * Thus we shorten the next-to-last period and set the last
 139          * period to the max period.
 140          */
 141         if (left > max) {
 142                 left -= max;
 143                 if (left > max)
 144                         left = max;
 145                 else if (left < min)
 146                         left = min;
 147         }
 148
 149         *hw_period = (u64)left;
 150
 151         return overflow;
 152 }
 153
 154 static  int
 155 perf_event_try_update(struct perf_event *event, u64 new_raw_count, int width)
 156 {
 157         struct hw_perf_event *hwc = &event->hw;
 158         int shift = 64 - width;
 159         u64 prev_raw_count;
 160         u64 delta;
 161
 162         /*
 163          * Careful: an NMI might modify the previous event value.
 164          *
 165          * Our tactic to handle this is to first atomically read and
 166          * exchange a new raw count - then add that new-prev delta
 167          * count to the generic event atomically:
 168          */
 169         prev_raw_count = local64_read(&hwc->prev_count);
 170         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 171                                         new_raw_count) != prev_raw_count)
 172                 return 0;
 173
 174         /*
 175          * Now we have the new raw value and have updated the prev
 176          * timestamp already. We can now calculate the elapsed delta
 177          * (event-)time and add that to the generic event.
 178          *
 179          * Careful, not all hw sign-extends above the physical width
 180          * of the count.
 181          */
 182         delta = (new_raw_count << shift) - (prev_raw_count << shift);
 183         delta >>= shift;
 184
 185         local64_add(delta, &event->count);
 186         local64_sub(delta, &hwc->period_left);
 187
 188         return 1;
 189 }
 190
 191 static struct perf_ibs perf_ibs_fetch;
 192 static struct perf_ibs perf_ibs_op;
 193
 194 static struct perf_ibs *get_ibs_pmu(int type)
 195 {
 196         if (perf_ibs_fetch.pmu.type == type)
 197                 return &perf_ibs_fetch;
 198         if (perf_ibs_op.pmu.type == type)
 199                 return &perf_ibs_op;
 200         return NULL;
 201 }
 202
 203 /*
 204  * Use IBS for precise event sampling:
 205  *
 206  *  perf record -a -e cpu-cycles:p ...    # use ibs op counting cycle count
 207  *  perf record -a -e r076:p ...          # same as -e cpu-cycles:p
 208  *  perf record -a -e r0C1:p ...          # use ibs op counting micro-ops
 209  *
 210  * IbsOpCntCtl (bit 19) of IBS Execution Control Register (IbsOpCtl,
 211  * MSRC001_1033) is used to select either cycle or micro-ops counting
 212  * mode.
 213  *
 214  * The rip of IBS samples has skid 0. Thus, IBS supports precise
 215  * levels 1 and 2 and the PERF_EFLAGS_EXACT is set. In rare cases the
 216  * rip is invalid when IBS was not able to record the rip correctly.
 217  * We clear PERF_EFLAGS_EXACT and take the rip from pt_regs then.
 218  *
 219  */
 220 static int perf_ibs_precise_event(struct perf_event *event, u64 *config)
 221 {
 222         switch (event->attr.precise_ip) {
 223         case 0:
 224                 return -ENOENT;
 225         case 1:
 226         case 2:
 227                 break;
 228         default:
 229                 return -EOPNOTSUPP;
 230         }
 231
 232         switch (event->attr.type) {
 233         case PERF_TYPE_HARDWARE:
 234                 switch (event->attr.config) {
 235                 case PERF_COUNT_HW_CPU_CYCLES:
 236                         *config = 0;
 237                         return 0;
 238                 }
 239                 break;
 240         case PERF_TYPE_RAW:
 241                 switch (event->attr.config) {
 242                 case 0x0076:
 243                         *config = 0;
 244                         return 0;
 245                 case 0x00C1:
 246                         *config = IBS_OP_CNT_CTL;
 247                         return 0;
 248                 }
 249                 break;
 250         default:
 251                 return -ENOENT;
 252         }
 253
 254         return -EOPNOTSUPP;
 255 }
 256
 257 static const struct perf_event_attr ibs_notsupp = {
 258         .exclude_user   = 1,
 259         .exclude_kernel = 1,
 260         .exclude_hv     = 1,
 261         .exclude_idle   = 1,
 262         .exclude_host   = 1,
 263         .exclude_guest  = 1,
 264 };
 265
 266 static int perf_ibs_init(struct perf_event *event)
 267 {
 268         struct hw_perf_event *hwc = &event->hw;
 269         struct perf_ibs *perf_ibs;
 270         u64 max_cnt, config;
 271         int ret;
 272
 273         perf_ibs = get_ibs_pmu(event->attr.type);
 274         if (perf_ibs) {
 275                 config = event->attr.config;
 276         } else {
 277                 perf_ibs = &perf_ibs_op;
 278                 ret = perf_ibs_precise_event(event, &config);
 279                 if (ret)
 280                         return ret;
 281         }
 282
 283         if (event->pmu != &perf_ibs->pmu)
 284                 return -ENOENT;
 285
 286         if (perf_flags(&event->attr) & perf_flags(&ibs_notsupp))
 287                 return -EINVAL;
 288
 289         if (config & ~perf_ibs->config_mask)
 290                 return -EINVAL;
 291
 292         if (hwc->sample_period) {
 293                 if (config & perf_ibs->cnt_mask)
 294                         /* raw max_cnt may not be set */
 295                         return -EINVAL;
 296                 if (!event->attr.sample_freq && hwc->sample_period & 0x0f)
 297                         /*
 298                          * lower 4 bits can not be set in ibs max cnt,
 299                          * but allowing it in case we adjust the
 300                          * sample period to set a frequency.
 301                          */
 302                         return -EINVAL;
 303                 hwc->sample_period &= ~0x0FULL;
 304                 if (!hwc->sample_period)
 305                         hwc->sample_period = 0x10;
 306         } else {
 307                 max_cnt = config & perf_ibs->cnt_mask;
 308                 config &= ~perf_ibs->cnt_mask;
 309                 event->attr.sample_period = max_cnt << 4;
 310                 hwc->sample_period = event->attr.sample_period;
 311         }
 312
 313         if (!hwc->sample_period)
 314                 return -EINVAL;
 315
 316         /*
 317          * If we modify hwc->sample_period, we also need to update
 318          * hwc->last_period and hwc->period_left.
 319          */
 320         hwc->last_period = hwc->sample_period;
 321         local64_set(&hwc->period_left, hwc->sample_period);
 322
 323         hwc->config_base = perf_ibs->msr;
 324         hwc->config = config;
 325
 326         return 0;
 327 }
 328
 329 static int perf_ibs_set_period(struct perf_ibs *perf_ibs,
 330                                struct hw_perf_event *hwc, u64 *period)
 331 {
 332         int overflow;
 333
 334         /* ignore lower 4 bits in min count: */
 335         overflow = perf_event_set_period(hwc, 1<<4, perf_ibs->max_period, period);
 336         local64_set(&hwc->prev_count, 0);
 337
 338         return overflow;
 339 }
 340
 341 static u64 get_ibs_fetch_count(u64 config)
 342 {
 343         return (config & IBS_FETCH_CNT) >> 12;
 344 }
 345
 346 static u64 get_ibs_op_count(u64 config)
 347 {
 348         u64 count = 0;
 349
 350         /*
 351          * If the internal 27-bit counter rolled over, the count is MaxCnt
 352          * and the lower 7 bits of CurCnt are randomized.
 353          * Otherwise CurCnt has the full 27-bit current counter value.
 354          */
 355         if (config & IBS_OP_VAL)
 356                 count = (config & IBS_OP_MAX_CNT) << 4;
 357         else if (ibs_caps & IBS_CAPS_RDWROPCNT)
 358                 count = (config & IBS_OP_CUR_CNT) >> 32;
 359
 360         return count;
 361 }
 362
 363 static void
 364 perf_ibs_event_update(struct perf_ibs *perf_ibs, struct perf_event *event,
 365                       u64 *config)
 366 {
 367         u64 count = perf_ibs->get_count(*config);
 368
 369         /*
 370          * Set width to 64 since we do not overflow on max width but
 371          * instead on max count. In perf_ibs_set_period() we clear
 372          * prev count manually on overflow.
 373          */
 374         while (!perf_event_try_update(event, count, 64)) {
 375                 rdmsrl(event->hw.config_base, *config);
 376                 count = perf_ibs->get_count(*config);
 377         }
 378 }
 379
 380 static inline void perf_ibs_enable_event(struct perf_ibs *perf_ibs,
 381                                          struct hw_perf_event *hwc, u64 config)
 382 {
 383         u64 tmp = hwc->config | config;
 384
 385         if (perf_ibs->fetch_count_reset_broken)
 386                 wrmsrl(hwc->config_base, tmp & ~perf_ibs->enable_mask);
 387
 388         wrmsrl(hwc->config_base, tmp | perf_ibs->enable_mask);
 389 }
 390
 391 /*
 392  * Erratum #420 Instruction-Based Sampling Engine May Generate
 393  * Interrupt that Cannot Be Cleared:
 394  *
 395  * Must clear counter mask first, then clear the enable bit. See
 396  * Revision Guide for AMD Family 10h Processors, Publication #41322.
 397  */
 398 static inline void perf_ibs_disable_event(struct perf_ibs *perf_ibs,
 399                                           struct hw_perf_event *hwc, u64 config)
 400 {
 401         config &= ~perf_ibs->cnt_mask;
 402         if (boot_cpu_data.x86 == 0x10)
 403                 wrmsrl(hwc->config_base, config);
 404         config &= ~perf_ibs->enable_mask;
 405         wrmsrl(hwc->config_base, config);
 406 }
 407
 408 /*
 409  * We cannot restore the ibs pmu state, so we always needs to update
 410  * the event while stopping it and then reset the state when starting
 411  * again. Thus, ignoring PERF_EF_RELOAD and PERF_EF_UPDATE flags in
 412  * perf_ibs_start()/perf_ibs_stop() and instead always do it.
 413  */
 414 static void perf_ibs_start(struct perf_event *event, int flags)
 415 {
 416         struct hw_perf_event *hwc = &event->hw;
 417         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 418         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 419         u64 period;
 420
 421         if (WARN_ON_ONCE(!(hwc->state & PERF_HES_STOPPED)))
 422                 return;
 423
 424         WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 425         hwc->state = 0;
 426
 427         perf_ibs_set_period(perf_ibs, hwc, &period);
 428         /*
 429          * Set STARTED before enabling the hardware, such that a subsequent NMI
 430          * must observe it.
 431          */
 432         set_bit(IBS_STARTED,    pcpu->state);
 433         clear_bit(IBS_STOPPING, pcpu->state);
 434         perf_ibs_enable_event(perf_ibs, hwc, period >> 4);
 435
 436         perf_event_update_userpage(event);
 437 }
 438
 439 static void perf_ibs_stop(struct perf_event *event, int flags)
 440 {
 441         struct hw_perf_event *hwc = &event->hw;
 442         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 443         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 444         u64 config;
 445         int stopping;
 446
 447         if (test_and_set_bit(IBS_STOPPING, pcpu->state))
 448                 return;
 449
 450         stopping = test_bit(IBS_STARTED, pcpu->state);
 451
 452         if (!stopping && (hwc->state & PERF_HES_UPTODATE))
 453                 return;
 454
 455         rdmsrl(hwc->config_base, config);
 456
 457         if (stopping) {
 458                 /*
 459                  * Set STOPPED before disabling the hardware, such that it
 460                  * must be visible to NMIs the moment we clear the EN bit,
 461                  * at which point we can generate an !VALID sample which
 462                  * we need to consume.
 463                  */
 464                 set_bit(IBS_STOPPED, pcpu->state);
 465                 perf_ibs_disable_event(perf_ibs, hwc, config);
 466                 /*
 467                  * Clear STARTED after disabling the hardware; if it were
 468                  * cleared before an NMI hitting after the clear but before
 469                  * clearing the EN bit might think it a spurious NMI and not
 470                  * handle it.
 471                  *
 472                  * Clearing it after, however, creates the problem of the NMI
 473                  * handler seeing STARTED but not having a valid sample.
 474                  */
 475                 clear_bit(IBS_STARTED, pcpu->state);
 476                 WARN_ON_ONCE(hwc->state & PERF_HES_STOPPED);
 477                 hwc->state |= PERF_HES_STOPPED;
 478         }
 479
 480         if (hwc->state & PERF_HES_UPTODATE)
 481                 return;
 482
 483         /*
 484          * Clear valid bit to not count rollovers on update, rollovers
 485          * are only updated in the irq handler.
 486          */
 487         config &= ~perf_ibs->valid_mask;
 488
 489         perf_ibs_event_update(perf_ibs, event, &config);
 490         hwc->state |= PERF_HES_UPTODATE;
 491 }
 492
 493 static int perf_ibs_add(struct perf_event *event, int flags)
 494 {
 495         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 496         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 497
 498         if (test_and_set_bit(IBS_ENABLED, pcpu->state))
 499                 return -ENOSPC;
 500
 501         event->hw.state = PERF_HES_UPTODATE | PERF_HES_STOPPED;
 502
 503         pcpu->event = event;
 504
 505         if (flags & PERF_EF_START)
 506                 perf_ibs_start(event, PERF_EF_RELOAD);
 507
 508         return 0;
 509 }
 510
 511 static void perf_ibs_del(struct perf_event *event, int flags)
 512 {
 513         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 514         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 515
 516         if (!test_and_clear_bit(IBS_ENABLED, pcpu->state))
 517                 return;
 518
 519         perf_ibs_stop(event, PERF_EF_UPDATE);
 520
 521         pcpu->event = NULL;
 522
 523         perf_event_update_userpage(event);
 524 }
 525
 526 static void perf_ibs_read(struct perf_event *event) { }
 527
 528 PMU_FORMAT_ATTR(rand_en,        "config:57");
 529 PMU_FORMAT_ATTR(cnt_ctl,        "config:19");
 530
 531 static struct attribute *ibs_fetch_format_attrs[] = {
 532         &format_attr_rand_en.attr,
 533         NULL,
 534 };
 535
 536 static struct attribute *ibs_op_format_attrs[] = {
 537         NULL,   /* &format_attr_cnt_ctl.attr if IBS_CAPS_OPCNT */
 538         NULL,
 539 };
 540
 541 static struct perf_ibs perf_ibs_fetch = {
 542         .pmu = {
 543                 .task_ctx_nr    = perf_invalid_context,
 544
 545                 .event_init     = perf_ibs_init,
 546                 .add            = perf_ibs_add,
 547                 .del            = perf_ibs_del,
 548                 .start          = perf_ibs_start,
 549                 .stop           = perf_ibs_stop,
 550                 .read           = perf_ibs_read,
 551         },
 552         .msr                    = MSR_AMD64_IBSFETCHCTL,
 553         .config_mask            = IBS_FETCH_CONFIG_MASK,
 554         .cnt_mask               = IBS_FETCH_MAX_CNT,
 555         .enable_mask            = IBS_FETCH_ENABLE,
 556         .valid_mask             = IBS_FETCH_VAL,
 557         .max_period             = IBS_FETCH_MAX_CNT << 4,
 558         .offset_mask            = { MSR_AMD64_IBSFETCH_REG_MASK },
 559         .offset_max             = MSR_AMD64_IBSFETCH_REG_COUNT,
 560         .format_attrs           = ibs_fetch_format_attrs,
 561
 562         .get_count              = get_ibs_fetch_count,
 563 };
 564
 565 static struct perf_ibs perf_ibs_op = {
 566         .pmu = {
 567                 .task_ctx_nr    = perf_invalid_context,
 568
 569                 .event_init     = perf_ibs_init,
 570                 .add            = perf_ibs_add,
 571                 .del            = perf_ibs_del,
 572                 .start          = perf_ibs_start,
 573                 .stop           = perf_ibs_stop,
 574                 .read           = perf_ibs_read,
 575         },
 576         .msr                    = MSR_AMD64_IBSOPCTL,
 577         .config_mask            = IBS_OP_CONFIG_MASK,
 578         .cnt_mask               = IBS_OP_MAX_CNT | IBS_OP_CUR_CNT |
 579                                   IBS_OP_CUR_CNT_RAND,
 580         .enable_mask            = IBS_OP_ENABLE,
 581         .valid_mask             = IBS_OP_VAL,
 582         .max_period             = IBS_OP_MAX_CNT << 4,
 583         .offset_mask            = { MSR_AMD64_IBSOP_REG_MASK },
 584         .offset_max             = MSR_AMD64_IBSOP_REG_COUNT,
 585         .format_attrs           = ibs_op_format_attrs,
 586
 587         .get_count              = get_ibs_op_count,
 588 };
 589
 590 static int perf_ibs_handle_irq(struct perf_ibs *perf_ibs, struct pt_regs *iregs)
 591 {
 592         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 593         struct perf_event *event = pcpu->event;
 594         struct hw_perf_event *hwc;
 595         struct perf_sample_data data;
 596         struct perf_raw_record raw;
 597         struct pt_regs regs;
 598         struct perf_ibs_data ibs_data;
 599         int offset, size, check_rip, offset_max, throttle = 0;
 600         unsigned int msr;
 601         u64 *buf, *config, period;
 602
 603         if (!test_bit(IBS_STARTED, pcpu->state)) {
 604 fail:
 605                 /*
 606                  * Catch spurious interrupts after stopping IBS: After
 607                  * disabling IBS there could be still incoming NMIs
 608                  * with samples that even have the valid bit cleared.
 609                  * Mark all this NMIs as handled.
 610                  */
 611                 if (test_and_clear_bit(IBS_STOPPED, pcpu->state))
 612                         return 1;
 613
 614                 return 0;
 615         }
 616
 617         if (WARN_ON_ONCE(!event))
 618                 goto fail;
 619
 620         hwc = &event->hw;
 621         msr = hwc->config_base;
 622         buf = ibs_data.regs;
 623         rdmsrl(msr, *buf);
 624         if (!(*buf++ & perf_ibs->valid_mask))
 625                 goto fail;
 626
 627         config = &ibs_data.regs[0];
 628         perf_ibs_event_update(perf_ibs, event, config);
 629         perf_sample_data_init(&data, 0, hwc->last_period);
 630         if (!perf_ibs_set_period(perf_ibs, hwc, &period))
 631                 goto out;       /* no sw counter overflow */
 632
 633         ibs_data.caps = ibs_caps;
 634         size = 1;
 635         offset = 1;
 636         check_rip = (perf_ibs == &perf_ibs_op && (ibs_caps & IBS_CAPS_RIPINVALIDCHK));
 637         if (event->attr.sample_type & PERF_SAMPLE_RAW)
 638                 offset_max = perf_ibs->offset_max;
 639         else if (check_rip)
 640                 offset_max = 3;
 641         else
 642                 offset_max = 1;
 643         do {
 644                 rdmsrl(msr + offset, *buf++);
 645                 size++;
 646                 offset = find_next_bit(perf_ibs->offset_mask,
 647                                        perf_ibs->offset_max,
 648                                        offset + 1);
 649         } while (offset < offset_max);
 650         /*
 651          * Read IbsBrTarget, IbsOpData4, and IbsExtdCtl separately
 652          * depending on their availability.
 653          * Can't add to offset_max as they are staggered
 654          */
 655         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 656                 if (perf_ibs == &perf_ibs_op) {
 657                         if (ibs_caps & IBS_CAPS_BRNTRGT) {
 658                                 rdmsrl(MSR_AMD64_IBSBRTARGET, *buf++);
 659                                 size++;
 660                         }
 661                         if (ibs_caps & IBS_CAPS_OPDATA4) {
 662                                 rdmsrl(MSR_AMD64_IBSOPDATA4, *buf++);
 663                                 size++;
 664                         }
 665                 }
 666                 if (perf_ibs == &perf_ibs_fetch && (ibs_caps & IBS_CAPS_FETCHCTLEXTD)) {
 667                         rdmsrl(MSR_AMD64_ICIBSEXTDCTL, *buf++);
 668                         size++;
 669                 }
 670         }
 671         ibs_data.size = sizeof(u64) * size;
 672
 673         regs = *iregs;
 674         if (check_rip && (ibs_data.regs[2] & IBS_RIP_INVALID)) {
 675                 regs.flags &= ~PERF_EFLAGS_EXACT;
 676         } else {
 677                 /* Workaround for erratum #1197 */
 678                 if (perf_ibs->fetch_ignore_if_zero_rip && !(ibs_data.regs[1]))
 679                         goto out;
 680
 681                 set_linear_ip(&regs, ibs_data.regs[1]);
 682                 regs.flags |= PERF_EFLAGS_EXACT;
 683         }
 684
 685         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 686                 raw = (struct perf_raw_record){
 687                         .frag = {
 688                                 .size = sizeof(u32) + ibs_data.size,
 689                                 .data = ibs_data.data,
 690                         },
 691                 };
 692                 data.raw = &raw;
 693         }
 694
 695         throttle = perf_event_overflow(event, &data, &regs);
 696 out:
 697         if (throttle) {
 698                 perf_ibs_stop(event, 0);
 699         } else {
 700                 period >>= 4;
 701
 702                 if ((ibs_caps & IBS_CAPS_RDWROPCNT) &&
 703                     (*config & IBS_OP_CNT_CTL))
 704                         period |= *config & IBS_OP_CUR_CNT_RAND;
 705
 706                 perf_ibs_enable_event(perf_ibs, hwc, period);
 707         }
 708
 709         perf_event_update_userpage(event);
 710
 711         return 1;
 712 }
 713
 714 static int
 715 perf_ibs_nmi_handler(unsigned int cmd, struct pt_regs *regs)
 716 {
 717         u64 stamp = sched_clock();
 718         int handled = 0;
 719
 720         handled += perf_ibs_handle_irq(&perf_ibs_fetch, regs);
 721         handled += perf_ibs_handle_irq(&perf_ibs_op, regs);
 722
 723         if (handled)
 724                 inc_irq_stat(apic_perf_irqs);
 725
 726         perf_sample_event_took(sched_clock() - stamp);
 727
 728         return handled;
 729 }
 730 NOKPROBE_SYMBOL(perf_ibs_nmi_handler);
 731
 732 static __init int perf_ibs_pmu_init(struct perf_ibs *perf_ibs, char *name)
 733 {
 734         struct cpu_perf_ibs __percpu *pcpu;
 735         int ret;
 736
 737         pcpu = alloc_percpu(struct cpu_perf_ibs);
 738         if (!pcpu)
 739                 return -ENOMEM;
 740
 741         perf_ibs->pcpu = pcpu;
 742
 743         /* register attributes */
 744         if (perf_ibs->format_attrs[0]) {
 745                 memset(&perf_ibs->format_group, 0, sizeof(perf_ibs->format_group));
 746                 perf_ibs->format_group.name     = "format";
 747                 perf_ibs->format_group.attrs    = perf_ibs->format_attrs;
 748
 749                 memset(&perf_ibs->attr_groups, 0, sizeof(perf_ibs->attr_groups));
 750                 perf_ibs->attr_groups[0]        = &perf_ibs->format_group;
 751                 perf_ibs->pmu.attr_groups       = perf_ibs->attr_groups;
 752         }
 753
 754         ret = perf_pmu_register(&perf_ibs->pmu, name, -1);
 755         if (ret) {
 756                 perf_ibs->pcpu = NULL;
 757                 free_percpu(pcpu);
 758         }
 759
 760         return ret;
 761 }
 762
 763 static __init void perf_event_ibs_init(void)
 764 {
 765         struct attribute **attr = ibs_op_format_attrs;
 766
 767         /*
 768          * Some chips fail to reset the fetch count when it is written; instead
 769          * they need a 0-1 transition of IbsFetchEn.
 770          */
 771         if (boot_cpu_data.x86 >= 0x16 && boot_cpu_data.x86 <= 0x18)
 772                 perf_ibs_fetch.fetch_count_reset_broken = 1;
 773
 774         if (boot_cpu_data.x86 == 0x19 && boot_cpu_data.x86_model < 0x10)
 775                 perf_ibs_fetch.fetch_ignore_if_zero_rip = 1;
 776
 777         perf_ibs_pmu_init(&perf_ibs_fetch, "ibs_fetch");
 778
 779         if (ibs_caps & IBS_CAPS_OPCNT) {
 780                 perf_ibs_op.config_mask |= IBS_OP_CNT_CTL;
 781                 *attr++ = &format_attr_cnt_ctl.attr;
 782         }
 783         perf_ibs_pmu_init(&perf_ibs_op, "ibs_op");
 784
 785         register_nmi_handler(NMI_LOCAL, perf_ibs_nmi_handler, 0, "perf_ibs");
 786         pr_info("perf: AMD IBS detected (0x%08x)\n", ibs_caps);
 787 }
 788
 789 #else /* defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD) */
 790
 791 static __init void perf_event_ibs_init(void) { }
 792
 793 #endif
 794
 795 /* IBS - apic initialization, for perf and oprofile */
 796
 797 static __init u32 __get_ibs_caps(void)
 798 {
 799         u32 caps;
 800         unsigned int max_level;
 801
 802         if (!boot_cpu_has(X86_FEATURE_IBS))
 803                 return 0;
 804
 805         /* check IBS cpuid feature flags */
 806         max_level = cpuid_eax(0x80000000);
 807         if (max_level < IBS_CPUID_FEATURES)
 808                 return IBS_CAPS_DEFAULT;
 809
 810         caps = cpuid_eax(IBS_CPUID_FEATURES);
 811         if (!(caps & IBS_CAPS_AVAIL))
 812                 /* cpuid flags not valid */
 813                 return IBS_CAPS_DEFAULT;
 814
 815         return caps;
 816 }
 817
 818 u32 get_ibs_caps(void)
 819 {
 820         return ibs_caps;
 821 }
 822
 823 EXPORT_SYMBOL(get_ibs_caps);
 824
 825 static inline int get_eilvt(int offset)
 826 {
 827         return !setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 1);
 828 }
 829
 830 static inline int put_eilvt(int offset)
 831 {
 832         return !setup_APIC_eilvt(offset, 0, 0, 1);
 833 }
 834
 835 /*
 836  * Check and reserve APIC extended interrupt LVT offset for IBS if available.
 837  */
 838 static inline int ibs_eilvt_valid(void)
 839 {
 840         int offset;
 841         u64 val;
 842         int valid = 0;
 843
 844         preempt_disable();
 845
 846         rdmsrl(MSR_AMD64_IBSCTL, val);
 847         offset = val & IBSCTL_LVT_OFFSET_MASK;
 848
 849         if (!(val & IBSCTL_LVT_OFFSET_VALID)) {
 850                 pr_err(FW_BUG "cpu %d, invalid IBS interrupt offset %d (MSR%08X=0x%016llx)\n",
 851                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 852                 goto out;
 853         }
 854
 855         if (!get_eilvt(offset)) {
 856                 pr_err(FW_BUG "cpu %d, IBS interrupt offset %d not available (MSR%08X=0x%016llx)\n",
 857                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 858                 goto out;
 859         }
 860
 861         valid = 1;
 862 out:
 863         preempt_enable();
 864
 865         return valid;
 866 }
 867
 868 static int setup_ibs_ctl(int ibs_eilvt_off)
 869 {
 870         struct pci_dev *cpu_cfg;
 871         int nodes;
 872         u32 value = 0;
 873
 874         nodes = 0;
 875         cpu_cfg = NULL;
 876         do {
 877                 cpu_cfg = pci_get_device(PCI_VENDOR_ID_AMD,
 878                                          PCI_DEVICE_ID_AMD_10H_NB_MISC,
 879                                          cpu_cfg);
 880                 if (!cpu_cfg)
 881                         break;
 882                 ++nodes;
 883                 pci_write_config_dword(cpu_cfg, IBSCTL, ibs_eilvt_off
 884                                        | IBSCTL_LVT_OFFSET_VALID);
 885                 pci_read_config_dword(cpu_cfg, IBSCTL, &value);
 886                 if (value != (ibs_eilvt_off | IBSCTL_LVT_OFFSET_VALID)) {
 887                         pci_dev_put(cpu_cfg);
 888                         pr_debug("Failed to setup IBS LVT offset, IBSCTL = 0x%08x\n",
 889                                  value);
 890                         return -EINVAL;
 891                 }
 892         } while (1);
 893
 894         if (!nodes) {
 895                 pr_debug("No CPU node configured for IBS\n");
 896                 return -ENODEV;
 897         }
 898
 899         return 0;
 900 }
 901
 902 /*
 903  * This runs only on the current cpu. We try to find an LVT offset and
 904  * setup the local APIC. For this we must disable preemption. On
 905  * success we initialize all nodes with this offset. This updates then
 906  * the offset in the IBS_CTL per-node msr. The per-core APIC setup of
 907  * the IBS interrupt vector is handled by perf_ibs_cpu_notifier that
 908  * is using the new offset.
 909  */
 910 static void force_ibs_eilvt_setup(void)
 911 {
 912         int offset;
 913         int ret;
 914
 915         preempt_disable();
 916         /* find the next free available EILVT entry, skip offset 0 */
 917         for (offset = 1; offset < APIC_EILVT_NR_MAX; offset++) {
 918                 if (get_eilvt(offset))
 919                         break;
 920         }
 921         preempt_enable();
 922
 923         if (offset == APIC_EILVT_NR_MAX) {
 924                 pr_debug("No EILVT entry available\n");
 925                 return;
 926         }
 927
 928         ret = setup_ibs_ctl(offset);
 929         if (ret)
 930                 goto out;
 931
 932         if (!ibs_eilvt_valid())
 933                 goto out;
 934
 935         pr_info("IBS: LVT offset %d assigned\n", offset);
 936
 937         return;
 938 out:
 939         preempt_disable();
 940         put_eilvt(offset);
 941         preempt_enable();
 942         return;
 943 }
 944
 945 static void ibs_eilvt_setup(void)
 946 {
 947         /*
 948          * Force LVT offset assignment for family 10h: The offsets are
 949          * not assigned by the BIOS for this family, so the OS is
 950          * responsible for doing it. If the OS assignment fails, fall
 951          * back to BIOS settings and try to setup this.
 952          */
 953         if (boot_cpu_data.x86 == 0x10)
 954                 force_ibs_eilvt_setup();
 955 }
 956
 957 static inline int get_ibs_lvt_offset(void)
 958 {
 959         u64 val;
 960
 961         rdmsrl(MSR_AMD64_IBSCTL, val);
 962         if (!(val & IBSCTL_LVT_OFFSET_VALID))
 963                 return -EINVAL;
 964
 965         return val & IBSCTL_LVT_OFFSET_MASK;
 966 }
 967
 968 static void setup_APIC_ibs(void)
 969 {
 970         int offset;
 971
 972         offset = get_ibs_lvt_offset();
 973         if (offset < 0)
 974                 goto failed;
 975
 976         if (!setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 0))
 977                 return;
 978 failed:
 979         pr_warn("perf: IBS APIC setup failed on cpu #%d\n",
 980                 smp_processor_id());
 981 }
 982
 983 static void clear_APIC_ibs(void)
 984 {
 985         int offset;
 986
 987         offset = get_ibs_lvt_offset();
 988         if (offset >= 0)
 989                 setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_FIX, 1);
 990 }
 991
 992 static int x86_pmu_amd_ibs_starting_cpu(unsigned int cpu)
 993 {
 994         setup_APIC_ibs();
 995         return 0;
 996 }
 997
 998 #ifdef CONFIG_PM
 999
1000 static int perf_ibs_suspend(void)
1001 {
1002         clear_APIC_ibs();
1003         return 0;
1004 }
1005
1006 static void perf_ibs_resume(void)
1007 {
1008         ibs_eilvt_setup();
1009         setup_APIC_ibs();
1010 }
1011
1012 static struct syscore_ops perf_ibs_syscore_ops = {
1013         .resume         = perf_ibs_resume,
1014         .suspend        = perf_ibs_suspend,
1015 };
1016
1017 static void perf_ibs_pm_init(void)
1018 {
1019         register_syscore_ops(&perf_ibs_syscore_ops);
1020 }
1021
1022 #else
1023
1024 static inline void perf_ibs_pm_init(void) { }
1025
1026 #endif
1027
1028 static int x86_pmu_amd_ibs_dying_cpu(unsigned int cpu)
1029 {
1030         clear_APIC_ibs();
1031         return 0;
1032 }
1033
1034 static __init int amd_ibs_init(void)
1035 {
1036         u32 caps;
1037
1038         caps = __get_ibs_caps();
1039         if (!caps)
1040                 return -ENODEV; /* ibs not supported by the cpu */
1041
1042         ibs_eilvt_setup();
1043
1044         if (!ibs_eilvt_valid())
1045                 return -EINVAL;
1046
1047         perf_ibs_pm_init();
1048
1049         ibs_caps = caps;
1050         /* make ibs_caps visible to other cpus: */
1051         smp_mb();
1052         /*
1053          * x86_pmu_amd_ibs_starting_cpu will be called from core on
1054          * all online cpus.
1055          */
1056         cpuhp_setup_state(CPUHP_AP_PERF_X86_AMD_IBS_STARTING,
1057                           "AP_PERF_X86_AMD_IBS_STARTING",
1058                           x86_pmu_amd_ibs_starting_cpu,
1059                           x86_pmu_amd_ibs_dying_cpu);
1060
1061         perf_event_ibs_init();
1062
1063         return 0;
1064 }
1065
1066 /* Since we need the pci subsystem to init ibs we can't do this earlier: */
1067 device_initcall(amd_ibs_init);