arch/powerpc/sysdev/fsl_pci.c

   1 /*
   2  * MPC83xx/85xx/86xx PCI/PCIE support routing.
   3  *
   4  * Copyright 2007-2012 Freescale Semiconductor, Inc.
   5  * Copyright 2008-2009 MontaVista Software, Inc.
   6  *
   7  * Initial author: Xianghua Xiao <x.xiao@freescale.com>
   8  * Recode: ZHANG WEI <wei.zhang@freescale.com>
   9  * Rewrite the routing for Frescale PCI and PCI Express
  10  *      Roy Zang <tie-fei.zang@freescale.com>
  11  * MPC83xx PCI-Express support:
  12  *      Tony Li <tony.li@freescale.com>
  13  *      Anton Vorontsov <avorontsov@ru.mvista.com>
  14  *
  15  * This program is free software; you can redistribute  it and/or modify it
  16  * under  the terms of  the GNU General  Public License as published by the
  17  * Free Software Foundation;  either version 2 of the  License, or (at your
  18  * option) any later version.
  19  */
  20 #include <linux/kernel.h>
  21 #include <linux/pci.h>
  22 #include <linux/delay.h>
  23 #include <linux/string.h>
  24 #include <linux/fsl/edac.h>
  25 #include <linux/init.h>
  26 #include <linux/interrupt.h>
  27 #include <linux/memblock.h>
  28 #include <linux/log2.h>
  29 #include <linux/platform_device.h>
  30 #include <linux/slab.h>
  31 #include <linux/suspend.h>
  32 #include <linux/syscore_ops.h>
  33 #include <linux/uaccess.h>
  34
  35 #include <asm/io.h>
  36 #include <asm/prom.h>
  37 #include <asm/pci-bridge.h>
  38 #include <asm/ppc-pci.h>
  39 #include <asm/machdep.h>
  40 #include <asm/mpc85xx.h>
  41 #include <asm/disassemble.h>
  42 #include <asm/ppc-opcode.h>
  43 #include <sysdev/fsl_soc.h>
  44 #include <sysdev/fsl_pci.h>
  45
  46 static int fsl_pcie_bus_fixup, is_mpc83xx_pci;
  47
  48 static void quirk_fsl_pcie_early(struct pci_dev *dev)
  49 {
  50         u8 hdr_type;
  51
  52         /* if we aren't a PCIe don't bother */
  53         if (!pci_is_pcie(dev))
  54                 return;
  55
  56         /* if we aren't in host mode don't bother */
  57         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
  58         if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
  59                 return;
  60
  61         dev->class = PCI_CLASS_BRIDGE_PCI << 8;
  62         fsl_pcie_bus_fixup = 1;
  63         return;
  64 }
  65
  66 static int fsl_indirect_read_config(struct pci_bus *, unsigned int,
  67                                     int, int, u32 *);
  68
  69 static int fsl_pcie_check_link(struct pci_controller *hose)
  70 {
  71         u32 val = 0;
  72
  73         if (hose->indirect_type & PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK) {
  74                 if (hose->ops->read == fsl_indirect_read_config)
  75                         __indirect_read_config(hose, hose->first_busno, 0,
  76                                                PCIE_LTSSM, 4, &val);
  77                 else
  78                         early_read_config_dword(hose, 0, 0, PCIE_LTSSM, &val);
  79                 if (val < PCIE_LTSSM_L0)
  80                         return 1;
  81         } else {
  82                 struct ccsr_pci __iomem *pci = hose->private_data;
  83                 /* for PCIe IP rev 3.0 or greater use CSR0 for link state */
  84                 val = (in_be32(&pci->pex_csr0) & PEX_CSR0_LTSSM_MASK)
  85                                 >> PEX_CSR0_LTSSM_SHIFT;
  86                 if (val != PEX_CSR0_LTSSM_L0)
  87                         return 1;
  88         }
  89
  90         return 0;
  91 }
  92
  93 static int fsl_indirect_read_config(struct pci_bus *bus, unsigned int devfn,
  94                                     int offset, int len, u32 *val)
  95 {
  96         struct pci_controller *hose = pci_bus_to_host(bus);
  97
  98         if (fsl_pcie_check_link(hose))
  99                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 100         else
 101                 hose->indirect_type &= ~PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 102
 103         return indirect_read_config(bus, devfn, offset, len, val);
 104 }
 105
 106 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 107
 108 static struct pci_ops fsl_indirect_pcie_ops =
 109 {
 110         .read = fsl_indirect_read_config,
 111         .write = indirect_write_config,
 112 };
 113
 114 static u64 pci64_dma_offset;
 115
 116 #ifdef CONFIG_SWIOTLB
 117 static void setup_swiotlb_ops(struct pci_controller *hose)
 118 {
 119         if (ppc_swiotlb_enable) {
 120                 hose->controller_ops.dma_dev_setup = pci_dma_dev_setup_swiotlb;
 121                 set_pci_dma_ops(&swiotlb_dma_ops);
 122         }
 123 }
 124 #else
 125 static inline void setup_swiotlb_ops(struct pci_controller *hose) {}
 126 #endif
 127
 128 static int fsl_pci_dma_set_mask(struct device *dev, u64 dma_mask)
 129 {
 130         if (!dev->dma_mask || !dma_supported(dev, dma_mask))
 131                 return -EIO;
 132
 133         /*
 134          * Fix up PCI devices that are able to DMA to the large inbound
 135          * mapping that allows addressing any RAM address from across PCI.
 136          */
 137         if (dev_is_pci(dev) && dma_mask >= pci64_dma_offset * 2 - 1) {
 138                 set_dma_ops(dev, &dma_direct_ops);
 139                 set_dma_offset(dev, pci64_dma_offset);
 140         }
 141
 142         *dev->dma_mask = dma_mask;
 143         return 0;
 144 }
 145
 146 static int setup_one_atmu(struct ccsr_pci __iomem *pci,
 147         unsigned int index, const struct resource *res,
 148         resource_size_t offset)
 149 {
 150         resource_size_t pci_addr = res->start - offset;
 151         resource_size_t phys_addr = res->start;
 152         resource_size_t size = resource_size(res);
 153         u32 flags = 0x80044000; /* enable & mem R/W */
 154         unsigned int i;
 155
 156         pr_debug("PCI MEM resource start 0x%016llx, size 0x%016llx.\n",
 157                 (u64)res->start, (u64)size);
 158
 159         if (res->flags & IORESOURCE_PREFETCH)
 160                 flags |= 0x10000000; /* enable relaxed ordering */
 161
 162         for (i = 0; size > 0; i++) {
 163                 unsigned int bits = min_t(u32, ilog2(size),
 164                                         __ffs(pci_addr | phys_addr));
 165
 166                 if (index + i >= 5)
 167                         return -1;
 168
 169                 out_be32(&pci->pow[index + i].potar, pci_addr >> 12);
 170                 out_be32(&pci->pow[index + i].potear, (u64)pci_addr >> 44);
 171                 out_be32(&pci->pow[index + i].powbar, phys_addr >> 12);
 172                 out_be32(&pci->pow[index + i].powar, flags | (bits - 1));
 173
 174                 pci_addr += (resource_size_t)1U << bits;
 175                 phys_addr += (resource_size_t)1U << bits;
 176                 size -= (resource_size_t)1U << bits;
 177         }
 178
 179         return i;
 180 }
 181
 182 static bool is_kdump(void)
 183 {
 184         struct device_node *node;
 185
 186         node = of_find_node_by_type(NULL, "memory");
 187         if (!node) {
 188                 WARN_ON_ONCE(1);
 189                 return false;
 190         }
 191
 192         return of_property_read_bool(node, "linux,usable-memory");
 193 }
 194
 195 /* atmu setup for fsl pci/pcie controller */
 196 static void setup_pci_atmu(struct pci_controller *hose)
 197 {
 198         struct ccsr_pci __iomem *pci = hose->private_data;
 199         int i, j, n, mem_log, win_idx = 3, start_idx = 1, end_idx = 4;
 200         u64 mem, sz, paddr_hi = 0;
 201         u64 offset = 0, paddr_lo = ULLONG_MAX;
 202         u32 pcicsrbar = 0, pcicsrbar_sz;
 203         u32 piwar = PIWAR_EN | PIWAR_PF | PIWAR_TGI_LOCAL |
 204                         PIWAR_READ_SNOOP | PIWAR_WRITE_SNOOP;
 205         const char *name = hose->dn->full_name;
 206         const u64 *reg;
 207         int len;
 208         bool setup_inbound;
 209
 210         /*
 211          * If this is kdump, we don't want to trigger a bunch of PCI
 212          * errors by closing the window on in-flight DMA.
 213          *
 214          * We still run most of the function's logic so that things like
 215          * hose->dma_window_size still get set.
 216          */
 217         setup_inbound = !is_kdump();
 218
 219         if (of_device_is_compatible(hose->dn, "fsl,bsc9132-pcie")) {
 220                 /*
 221                  * BSC9132 Rev1.0 has an issue where all the PEX inbound
 222                  * windows have implemented the default target value as 0xf
 223                  * for CCSR space.In all Freescale legacy devices the target
 224                  * of 0xf is reserved for local memory space. 9132 Rev1.0
 225                  * now has local mempry space mapped to target 0x0 instead of
 226                  * 0xf. Hence adding a workaround to remove the target 0xf
 227                  * defined for memory space from Inbound window attributes.
 228                  */
 229                 piwar &= ~PIWAR_TGI_LOCAL;
 230         }
 231
 232         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 233                 if (in_be32(&pci->block_rev1) >= PCIE_IP_REV_2_2) {
 234                         win_idx = 2;
 235                         start_idx = 0;
 236                         end_idx = 3;
 237                 }
 238         }
 239
 240         /* Disable all windows (except powar0 since it's ignored) */
 241         for(i = 1; i < 5; i++)
 242                 out_be32(&pci->pow[i].powar, 0);
 243
 244         if (setup_inbound) {
 245                 for (i = start_idx; i < end_idx; i++)
 246                         out_be32(&pci->piw[i].piwar, 0);
 247         }
 248
 249         /* Setup outbound MEM window */
 250         for(i = 0, j = 1; i < 3; i++) {
 251                 if (!(hose->mem_resources[i].flags & IORESOURCE_MEM))
 252                         continue;
 253
 254                 paddr_lo = min(paddr_lo, (u64)hose->mem_resources[i].start);
 255                 paddr_hi = max(paddr_hi, (u64)hose->mem_resources[i].end);
 256
 257                 /* We assume all memory resources have the same offset */
 258                 offset = hose->mem_offset[i];
 259                 n = setup_one_atmu(pci, j, &hose->mem_resources[i], offset);
 260
 261                 if (n < 0 || j >= 5) {
 262                         pr_err("Ran out of outbound PCI ATMUs for resource %d!\n", i);
 263                         hose->mem_resources[i].flags |= IORESOURCE_DISABLED;
 264                 } else
 265                         j += n;
 266         }
 267
 268         /* Setup outbound IO window */
 269         if (hose->io_resource.flags & IORESOURCE_IO) {
 270                 if (j >= 5) {
 271                         pr_err("Ran out of outbound PCI ATMUs for IO resource\n");
 272                 } else {
 273                         pr_debug("PCI IO resource start 0x%016llx, size 0x%016llx, "
 274                                  "phy base 0x%016llx.\n",
 275                                  (u64)hose->io_resource.start,
 276                                  (u64)resource_size(&hose->io_resource),
 277                                  (u64)hose->io_base_phys);
 278                         out_be32(&pci->pow[j].potar, (hose->io_resource.start >> 12));
 279                         out_be32(&pci->pow[j].potear, 0);
 280                         out_be32(&pci->pow[j].powbar, (hose->io_base_phys >> 12));
 281                         /* Enable, IO R/W */
 282                         out_be32(&pci->pow[j].powar, 0x80088000
 283                                 | (ilog2(hose->io_resource.end
 284                                 - hose->io_resource.start + 1) - 1));
 285                 }
 286         }
 287
 288         /* convert to pci address space */
 289         paddr_hi -= offset;
 290         paddr_lo -= offset;
 291
 292         if (paddr_hi == paddr_lo) {
 293                 pr_err("%s: No outbound window space\n", name);
 294                 return;
 295         }
 296
 297         if (paddr_lo == 0) {
 298                 pr_err("%s: No space for inbound window\n", name);
 299                 return;
 300         }
 301
 302         /* setup PCSRBAR/PEXCSRBAR */
 303         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, 0xffffffff);
 304         early_read_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, &pcicsrbar_sz);
 305         pcicsrbar_sz = ~pcicsrbar_sz + 1;
 306
 307         if (paddr_hi < (0x100000000ull - pcicsrbar_sz) ||
 308                 (paddr_lo > 0x100000000ull))
 309                 pcicsrbar = 0x100000000ull - pcicsrbar_sz;
 310         else
 311                 pcicsrbar = (paddr_lo - pcicsrbar_sz) & -pcicsrbar_sz;
 312         early_write_config_dword(hose, 0, 0, PCI_BASE_ADDRESS_0, pcicsrbar);
 313
 314         paddr_lo = min(paddr_lo, (u64)pcicsrbar);
 315
 316         pr_info("%s: PCICSRBAR @ 0x%x\n", name, pcicsrbar);
 317
 318         /* Setup inbound mem window */
 319         mem = memblock_end_of_DRAM();
 320         pr_info("%s: end of DRAM %llx\n", __func__, mem);
 321
 322         /*
 323          * The msi-address-64 property, if it exists, indicates the physical
 324          * address of the MSIIR register.  Normally, this register is located
 325          * inside CCSR, so the ATMU that covers all of CCSR is used. But if
 326          * this property exists, then we normally need to create a new ATMU
 327          * for it.  For now, however, we cheat.  The only entity that creates
 328          * this property is the Freescale hypervisor, and the address is
 329          * specified in the partition configuration.  Typically, the address
 330          * is located in the page immediately after the end of DDR.  If so, we
 331          * can avoid allocating a new ATMU by extending the DDR ATMU by one
 332          * page.
 333          */
 334         reg = of_get_property(hose->dn, "msi-address-64", &len);
 335         if (reg && (len == sizeof(u64))) {
 336                 u64 address = be64_to_cpup(reg);
 337
 338                 if ((address >= mem) && (address < (mem + PAGE_SIZE))) {
 339                         pr_info("%s: extending DDR ATMU to cover MSIIR", name);
 340                         mem += PAGE_SIZE;
 341                 } else {
 342                         /* TODO: Create a new ATMU for MSIIR */
 343                         pr_warn("%s: msi-address-64 address of %llx is "
 344                                 "unsupported\n", name, address);
 345                 }
 346         }
 347
 348         sz = min(mem, paddr_lo);
 349         mem_log = ilog2(sz);
 350
 351         /* PCIe can overmap inbound & outbound since RX & TX are separated */
 352         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 353                 /* Size window to exact size if power-of-two or one size up */
 354                 if ((1ull << mem_log) != mem) {
 355                         mem_log++;
 356                         if ((1ull << mem_log) > mem)
 357                                 pr_info("%s: Setting PCI inbound window "
 358                                         "greater than memory size\n", name);
 359                 }
 360
 361                 piwar |= ((mem_log - 1) & PIWAR_SZ_MASK);
 362
 363                 if (setup_inbound) {
 364                         /* Setup inbound memory window */
 365                         out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 366                         out_be32(&pci->piw[win_idx].piwbar, 0x00000000);
 367                         out_be32(&pci->piw[win_idx].piwar,  piwar);
 368                 }
 369
 370                 win_idx--;
 371                 hose->dma_window_base_cur = 0x00000000;
 372                 hose->dma_window_size = (resource_size_t)sz;
 373
 374                 /*
 375                  * if we have >4G of memory setup second PCI inbound window to
 376                  * let devices that are 64-bit address capable to work w/o
 377                  * SWIOTLB and access the full range of memory
 378                  */
 379                 if (sz != mem) {
 380                         mem_log = ilog2(mem);
 381
 382                         /* Size window up if we dont fit in exact power-of-2 */
 383                         if ((1ull << mem_log) != mem)
 384                                 mem_log++;
 385
 386                         piwar = (piwar & ~PIWAR_SZ_MASK) | (mem_log - 1);
 387                         pci64_dma_offset = 1ULL << mem_log;
 388
 389                         if (setup_inbound) {
 390                                 /* Setup inbound memory window */
 391                                 out_be32(&pci->piw[win_idx].pitar,  0x00000000);
 392                                 out_be32(&pci->piw[win_idx].piwbear,
 393                                                 pci64_dma_offset >> 44);
 394                                 out_be32(&pci->piw[win_idx].piwbar,
 395                                                 pci64_dma_offset >> 12);
 396                                 out_be32(&pci->piw[win_idx].piwar,  piwar);
 397                         }
 398
 399                         /*
 400                          * install our own dma_set_mask handler to fixup dma_ops
 401                          * and dma_offset
 402                          */
 403                         ppc_md.dma_set_mask = fsl_pci_dma_set_mask;
 404
 405                         pr_info("%s: Setup 64-bit PCI DMA window\n", name);
 406                 }
 407         } else {
 408                 u64 paddr = 0;
 409
 410                 if (setup_inbound) {
 411                         /* Setup inbound memory window */
 412                         out_be32(&pci->piw[win_idx].pitar,  paddr >> 12);
 413                         out_be32(&pci->piw[win_idx].piwbar, paddr >> 12);
 414                         out_be32(&pci->piw[win_idx].piwar,
 415                                  (piwar | (mem_log - 1)));
 416                 }
 417
 418                 win_idx--;
 419                 paddr += 1ull << mem_log;
 420                 sz -= 1ull << mem_log;
 421
 422                 if (sz) {
 423                         mem_log = ilog2(sz);
 424                         piwar |= (mem_log - 1);
 425
 426                         if (setup_inbound) {
 427                                 out_be32(&pci->piw[win_idx].pitar,
 428                                          paddr >> 12);
 429                                 out_be32(&pci->piw[win_idx].piwbar,
 430                                          paddr >> 12);
 431                                 out_be32(&pci->piw[win_idx].piwar, piwar);
 432                         }
 433
 434                         win_idx--;
 435                         paddr += 1ull << mem_log;
 436                 }
 437
 438                 hose->dma_window_base_cur = 0x00000000;
 439                 hose->dma_window_size = (resource_size_t)paddr;
 440         }
 441
 442         if (hose->dma_window_size < mem) {
 443 #ifdef CONFIG_SWIOTLB
 444                 ppc_swiotlb_enable = 1;
 445 #else
 446                 pr_err("%s: ERROR: Memory size exceeds PCI ATMU ability to "
 447                         "map - enable CONFIG_SWIOTLB to avoid dma errors.\n",
 448                          name);
 449 #endif
 450                 /* adjusting outbound windows could reclaim space in mem map */
 451                 if (paddr_hi < 0xffffffffull)
 452                         pr_warning("%s: WARNING: Outbound window cfg leaves "
 453                                 "gaps in memory map. Adjusting the memory map "
 454                                 "could reduce unnecessary bounce buffering.\n",
 455                                 name);
 456
 457                 pr_info("%s: DMA window size is 0x%llx\n", name,
 458                         (u64)hose->dma_window_size);
 459         }
 460 }
 461
 462 static void __init setup_pci_cmd(struct pci_controller *hose)
 463 {
 464         u16 cmd;
 465         int cap_x;
 466
 467         early_read_config_word(hose, 0, 0, PCI_COMMAND, &cmd);
 468         cmd |= PCI_COMMAND_SERR | PCI_COMMAND_MASTER | PCI_COMMAND_MEMORY
 469                 | PCI_COMMAND_IO;
 470         early_write_config_word(hose, 0, 0, PCI_COMMAND, cmd);
 471
 472         cap_x = early_find_capability(hose, 0, 0, PCI_CAP_ID_PCIX);
 473         if (cap_x) {
 474                 int pci_x_cmd = cap_x + PCI_X_CMD;
 475                 cmd = PCI_X_CMD_MAX_SPLIT | PCI_X_CMD_MAX_READ
 476                         | PCI_X_CMD_ERO | PCI_X_CMD_DPERR_E;
 477                 early_write_config_word(hose, 0, 0, pci_x_cmd, cmd);
 478         } else {
 479                 early_write_config_byte(hose, 0, 0, PCI_LATENCY_TIMER, 0x80);
 480         }
 481 }
 482
 483 void fsl_pcibios_fixup_bus(struct pci_bus *bus)
 484 {
 485         struct pci_controller *hose = pci_bus_to_host(bus);
 486         int i, is_pcie = 0, no_link;
 487
 488         /* The root complex bridge comes up with bogus resources,
 489          * we copy the PHB ones in.
 490          *
 491          * With the current generic PCI code, the PHB bus no longer
 492          * has bus->resource[0..4] set, so things are a bit more
 493          * tricky.
 494          */
 495
 496         if (fsl_pcie_bus_fixup)
 497                 is_pcie = early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP);
 498         no_link = !!(hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK);
 499
 500         if (bus->parent == hose->bus && (is_pcie || no_link)) {
 501                 for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; ++i) {
 502                         struct resource *res = bus->resource[i];
 503                         struct resource *par;
 504
 505                         if (!res)
 506                                 continue;
 507                         if (i == 0)
 508                                 par = &hose->io_resource;
 509                         else if (i < 4)
 510                                 par = &hose->mem_resources[i-1];
 511                         else par = NULL;
 512
 513                         res->start = par ? par->start : 0;
 514                         res->end   = par ? par->end   : 0;
 515                         res->flags = par ? par->flags : 0;
 516                 }
 517         }
 518 }
 519
 520 int fsl_add_bridge(struct platform_device *pdev, int is_primary)
 521 {
 522         int len;
 523         struct pci_controller *hose;
 524         struct resource rsrc;
 525         const int *bus_range;
 526         u8 hdr_type, progif;
 527         u32 class_code;
 528         struct device_node *dev;
 529         struct ccsr_pci __iomem *pci;
 530         u16 temp;
 531         u32 svr = mfspr(SPRN_SVR);
 532
 533         dev = pdev->dev.of_node;
 534
 535         if (!of_device_is_available(dev)) {
 536                 pr_warning("%s: disabled\n", dev->full_name);
 537                 return -ENODEV;
 538         }
 539
 540         pr_debug("Adding PCI host bridge %s\n", dev->full_name);
 541
 542         /* Fetch host bridge registers address */
 543         if (of_address_to_resource(dev, 0, &rsrc)) {
 544                 printk(KERN_WARNING "Can't get pci register base!");
 545                 return -ENOMEM;
 546         }
 547
 548         /* Get bus range if any */
 549         bus_range = of_get_property(dev, "bus-range", &len);
 550         if (bus_range == NULL || len < 2 * sizeof(int))
 551                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 552                         " bus 0\n", dev->full_name);
 553
 554         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 555         hose = pcibios_alloc_controller(dev);
 556         if (!hose)
 557                 return -ENOMEM;
 558
 559         /* set platform device as the parent */
 560         hose->parent = &pdev->dev;
 561         hose->first_busno = bus_range ? bus_range[0] : 0x0;
 562         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 563
 564         pr_debug("PCI memory map start 0x%016llx, size 0x%016llx\n",
 565                  (u64)rsrc.start, (u64)resource_size(&rsrc));
 566
 567         pci = hose->private_data = ioremap(rsrc.start, resource_size(&rsrc));
 568         if (!hose->private_data)
 569                 goto no_bridge;
 570
 571         setup_indirect_pci(hose, rsrc.start, rsrc.start + 0x4,
 572                            PPC_INDIRECT_TYPE_BIG_ENDIAN);
 573
 574         if (in_be32(&pci->block_rev1) < PCIE_IP_REV_3_0)
 575                 hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 576
 577         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 578                 /* use fsl_indirect_read_config for PCIe */
 579                 hose->ops = &fsl_indirect_pcie_ops;
 580                 /* For PCIE read HEADER_TYPE to identify controller mode */
 581                 early_read_config_byte(hose, 0, 0, PCI_HEADER_TYPE, &hdr_type);
 582                 if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE)
 583                         goto no_bridge;
 584
 585         } else {
 586                 /* For PCI read PROG to identify controller mode */
 587                 early_read_config_byte(hose, 0, 0, PCI_CLASS_PROG, &progif);
 588                 if ((progif & 1) &&
 589                     !of_property_read_bool(dev, "fsl,pci-agent-force-enum"))
 590                         goto no_bridge;
 591         }
 592
 593         setup_pci_cmd(hose);
 594
 595         /* check PCI express link status */
 596         if (early_find_capability(hose, 0, 0, PCI_CAP_ID_EXP)) {
 597                 hose->indirect_type |= PPC_INDIRECT_TYPE_EXT_REG |
 598                         PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS;
 599                 if (fsl_pcie_check_link(hose))
 600                         hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 601                 /* Fix Class Code to PCI_CLASS_BRIDGE_PCI_NORMAL for pre-3.0 controller */
 602                 if (in_be32(&pci->block_rev1) < PCIE_IP_REV_3_0) {
 603                         early_read_config_dword(hose, 0, 0, PCIE_FSL_CSR_CLASSCODE, &class_code);
 604                         class_code &= 0xff;
 605                         class_code |= PCI_CLASS_BRIDGE_PCI_NORMAL << 8;
 606                         early_write_config_dword(hose, 0, 0, PCIE_FSL_CSR_CLASSCODE, class_code);
 607                 }
 608         } else {
 609                 /*
 610                  * Set PBFR(PCI Bus Function Register)[10] = 1 to
 611                  * disable the combining of crossing cacheline
 612                  * boundary requests into one burst transaction.
 613                  * PCI-X operation is not affected.
 614                  * Fix erratum PCI 5 on MPC8548
 615                  */
 616 #define PCI_BUS_FUNCTION 0x44
 617 #define PCI_BUS_FUNCTION_MDS 0x400      /* Master disable streaming */
 618                 if (((SVR_SOC_VER(svr) == SVR_8543) ||
 619                      (SVR_SOC_VER(svr) == SVR_8545) ||
 620                      (SVR_SOC_VER(svr) == SVR_8547) ||
 621                      (SVR_SOC_VER(svr) == SVR_8548)) &&
 622                     !early_find_capability(hose, 0, 0, PCI_CAP_ID_PCIX)) {
 623                         early_read_config_word(hose, 0, 0,
 624                                         PCI_BUS_FUNCTION, &temp);
 625                         temp |= PCI_BUS_FUNCTION_MDS;
 626                         early_write_config_word(hose, 0, 0,
 627                                         PCI_BUS_FUNCTION, temp);
 628                 }
 629         }
 630
 631         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 632                 "Firmware bus number: %d->%d\n",
 633                 (unsigned long long)rsrc.start, hose->first_busno,
 634                 hose->last_busno);
 635
 636         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 637                 hose, hose->cfg_addr, hose->cfg_data);
 638
 639         /* Interpret the "ranges" property */
 640         /* This also maps the I/O region and sets isa_io/mem_base */
 641         pci_process_bridge_OF_ranges(hose, dev, is_primary);
 642
 643         /* Setup PEX window registers */
 644         setup_pci_atmu(hose);
 645
 646         /* Set up controller operations */
 647         setup_swiotlb_ops(hose);
 648
 649         return 0;
 650
 651 no_bridge:
 652         iounmap(hose->private_data);
 653         /* unmap cfg_data & cfg_addr separately if not on same page */
 654         if (((unsigned long)hose->cfg_data & PAGE_MASK) !=
 655             ((unsigned long)hose->cfg_addr & PAGE_MASK))
 656                 iounmap(hose->cfg_data);
 657         iounmap(hose->cfg_addr);
 658         pcibios_free_controller(hose);
 659         return -ENODEV;
 660 }
 661 #endif /* CONFIG_FSL_SOC_BOOKE || CONFIG_PPC_86xx */
 662
 663 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_FREESCALE, PCI_ANY_ID,
 664                         quirk_fsl_pcie_early);
 665
 666 #if defined(CONFIG_PPC_83xx) || defined(CONFIG_PPC_MPC512x)
 667 struct mpc83xx_pcie_priv {
 668         void __iomem *cfg_type0;
 669         void __iomem *cfg_type1;
 670         u32 dev_base;
 671 };
 672
 673 struct pex_inbound_window {
 674         u32 ar;
 675         u32 tar;
 676         u32 barl;
 677         u32 barh;
 678 };
 679
 680 /*
 681  * With the convention of u-boot, the PCIE outbound window 0 serves
 682  * as configuration transactions outbound.
 683  */
 684 #define PEX_OUTWIN0_BAR         0xCA4
 685 #define PEX_OUTWIN0_TAL         0xCA8
 686 #define PEX_OUTWIN0_TAH         0xCAC
 687 #define PEX_RC_INWIN_BASE       0xE60
 688 #define PEX_RCIWARn_EN          0x1
 689
 690 static int mpc83xx_pcie_exclude_device(struct pci_bus *bus, unsigned int devfn)
 691 {
 692         struct pci_controller *hose = pci_bus_to_host(bus);
 693
 694         if (hose->indirect_type & PPC_INDIRECT_TYPE_NO_PCIE_LINK)
 695                 return PCIBIOS_DEVICE_NOT_FOUND;
 696         /*
 697          * Workaround for the HW bug: for Type 0 configure transactions the
 698          * PCI-E controller does not check the device number bits and just
 699          * assumes that the device number bits are 0.
 700          */
 701         if (bus->number == hose->first_busno ||
 702                         bus->primary == hose->first_busno) {
 703                 if (devfn & 0xf8)
 704                         return PCIBIOS_DEVICE_NOT_FOUND;
 705         }
 706
 707         if (ppc_md.pci_exclude_device) {
 708                 if (ppc_md.pci_exclude_device(hose, bus->number, devfn))
 709                         return PCIBIOS_DEVICE_NOT_FOUND;
 710         }
 711
 712         return PCIBIOS_SUCCESSFUL;
 713 }
 714
 715 static void __iomem *mpc83xx_pcie_remap_cfg(struct pci_bus *bus,
 716                                             unsigned int devfn, int offset)
 717 {
 718         struct pci_controller *hose = pci_bus_to_host(bus);
 719         struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 720         u32 dev_base = bus->number << 24 | devfn << 16;
 721         int ret;
 722
 723         ret = mpc83xx_pcie_exclude_device(bus, devfn);
 724         if (ret)
 725                 return NULL;
 726
 727         offset &= 0xfff;
 728
 729         /* Type 0 */
 730         if (bus->number == hose->first_busno)
 731                 return pcie->cfg_type0 + offset;
 732
 733         if (pcie->dev_base == dev_base)
 734                 goto mapped;
 735
 736         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, dev_base);
 737
 738         pcie->dev_base = dev_base;
 739 mapped:
 740         return pcie->cfg_type1 + offset;
 741 }
 742
 743 static int mpc83xx_pcie_write_config(struct pci_bus *bus, unsigned int devfn,
 744                                      int offset, int len, u32 val)
 745 {
 746         struct pci_controller *hose = pci_bus_to_host(bus);
 747
 748         /* PPC_INDIRECT_TYPE_SURPRESS_PRIMARY_BUS */
 749         if (offset == PCI_PRIMARY_BUS && bus->number == hose->first_busno)
 750                 val &= 0xffffff00;
 751
 752         return pci_generic_config_write(bus, devfn, offset, len, val);
 753 }
 754
 755 static struct pci_ops mpc83xx_pcie_ops = {
 756         .map_bus = mpc83xx_pcie_remap_cfg,
 757         .read = pci_generic_config_read,
 758         .write = mpc83xx_pcie_write_config,
 759 };
 760
 761 static int __init mpc83xx_pcie_setup(struct pci_controller *hose,
 762                                      struct resource *reg)
 763 {
 764         struct mpc83xx_pcie_priv *pcie;
 765         u32 cfg_bar;
 766         int ret = -ENOMEM;
 767
 768         pcie = zalloc_maybe_bootmem(sizeof(*pcie), GFP_KERNEL);
 769         if (!pcie)
 770                 return ret;
 771
 772         pcie->cfg_type0 = ioremap(reg->start, resource_size(reg));
 773         if (!pcie->cfg_type0)
 774                 goto err0;
 775
 776         cfg_bar = in_le32(pcie->cfg_type0 + PEX_OUTWIN0_BAR);
 777         if (!cfg_bar) {
 778                 /* PCI-E isn't configured. */
 779                 ret = -ENODEV;
 780                 goto err1;
 781         }
 782
 783         pcie->cfg_type1 = ioremap(cfg_bar, 0x1000);
 784         if (!pcie->cfg_type1)
 785                 goto err1;
 786
 787         WARN_ON(hose->dn->data);
 788         hose->dn->data = pcie;
 789         hose->ops = &mpc83xx_pcie_ops;
 790         hose->indirect_type |= PPC_INDIRECT_TYPE_FSL_CFG_REG_LINK;
 791
 792         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAH, 0);
 793         out_le32(pcie->cfg_type0 + PEX_OUTWIN0_TAL, 0);
 794
 795         if (fsl_pcie_check_link(hose))
 796                 hose->indirect_type |= PPC_INDIRECT_TYPE_NO_PCIE_LINK;
 797
 798         return 0;
 799 err1:
 800         iounmap(pcie->cfg_type0);
 801 err0:
 802         kfree(pcie);
 803         return ret;
 804
 805 }
 806
 807 int __init mpc83xx_add_bridge(struct device_node *dev)
 808 {
 809         int ret;
 810         int len;
 811         struct pci_controller *hose;
 812         struct resource rsrc_reg;
 813         struct resource rsrc_cfg;
 814         const int *bus_range;
 815         int primary;
 816
 817         is_mpc83xx_pci = 1;
 818
 819         if (!of_device_is_available(dev)) {
 820                 pr_warning("%s: disabled by the firmware.\n",
 821                            dev->full_name);
 822                 return -ENODEV;
 823         }
 824         pr_debug("Adding PCI host bridge %s\n", dev->full_name);
 825
 826         /* Fetch host bridge registers address */
 827         if (of_address_to_resource(dev, 0, &rsrc_reg)) {
 828                 printk(KERN_WARNING "Can't get pci register base!\n");
 829                 return -ENOMEM;
 830         }
 831
 832         memset(&rsrc_cfg, 0, sizeof(rsrc_cfg));
 833
 834         if (of_address_to_resource(dev, 1, &rsrc_cfg)) {
 835                 printk(KERN_WARNING
 836                         "No pci config register base in dev tree, "
 837                         "using default\n");
 838                 /*
 839                  * MPC83xx supports up to two host controllers
 840                  *      one at 0x8500 has config space registers at 0x8300
 841                  *      one at 0x8600 has config space registers at 0x8380
 842                  */
 843                 if ((rsrc_reg.start & 0xfffff) == 0x8500)
 844                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8300;
 845                 else if ((rsrc_reg.start & 0xfffff) == 0x8600)
 846                         rsrc_cfg.start = (rsrc_reg.start & 0xfff00000) + 0x8380;
 847         }
 848         /*
 849          * Controller at offset 0x8500 is primary
 850          */
 851         if ((rsrc_reg.start & 0xfffff) == 0x8500)
 852                 primary = 1;
 853         else
 854                 primary = 0;
 855
 856         /* Get bus range if any */
 857         bus_range = of_get_property(dev, "bus-range", &len);
 858         if (bus_range == NULL || len < 2 * sizeof(int)) {
 859                 printk(KERN_WARNING "Can't get bus-range for %s, assume"
 860                        " bus 0\n", dev->full_name);
 861         }
 862
 863         pci_add_flags(PCI_REASSIGN_ALL_BUS);
 864         hose = pcibios_alloc_controller(dev);
 865         if (!hose)
 866                 return -ENOMEM;
 867
 868         hose->first_busno = bus_range ? bus_range[0] : 0;
 869         hose->last_busno = bus_range ? bus_range[1] : 0xff;
 870
 871         if (of_device_is_compatible(dev, "fsl,mpc8314-pcie")) {
 872                 ret = mpc83xx_pcie_setup(hose, &rsrc_reg);
 873                 if (ret)
 874                         goto err0;
 875         } else {
 876                 setup_indirect_pci(hose, rsrc_cfg.start,
 877                                    rsrc_cfg.start + 4, 0);
 878         }
 879
 880         printk(KERN_INFO "Found FSL PCI host bridge at 0x%016llx. "
 881                "Firmware bus number: %d->%d\n",
 882                (unsigned long long)rsrc_reg.start, hose->first_busno,
 883                hose->last_busno);
 884
 885         pr_debug(" ->Hose at 0x%p, cfg_addr=0x%p,cfg_data=0x%p\n",
 886             hose, hose->cfg_addr, hose->cfg_data);
 887
 888         /* Interpret the "ranges" property */
 889         /* This also maps the I/O region and sets isa_io/mem_base */
 890         pci_process_bridge_OF_ranges(hose, dev, primary);
 891
 892         return 0;
 893 err0:
 894         pcibios_free_controller(hose);
 895         return ret;
 896 }
 897 #endif /* CONFIG_PPC_83xx */
 898
 899 u64 fsl_pci_immrbar_base(struct pci_controller *hose)
 900 {
 901 #ifdef CONFIG_PPC_83xx
 902         if (is_mpc83xx_pci) {
 903                 struct mpc83xx_pcie_priv *pcie = hose->dn->data;
 904                 struct pex_inbound_window *in;
 905                 int i;
 906
 907                 /* Walk the Root Complex Inbound windows to match IMMR base */
 908                 in = pcie->cfg_type0 + PEX_RC_INWIN_BASE;
 909                 for (i = 0; i < 4; i++) {
 910                         /* not enabled, skip */
 911                         if (!(in_le32(&in[i].ar) & PEX_RCIWARn_EN))
 912                                 continue;
 913
 914                         if (get_immrbase() == in_le32(&in[i].tar))
 915                                 return (u64)in_le32(&in[i].barh) << 32 |
 916                                             in_le32(&in[i].barl);
 917                 }
 918
 919                 printk(KERN_WARNING "could not find PCI BAR matching IMMR\n");
 920         }
 921 #endif
 922
 923 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
 924         if (!is_mpc83xx_pci) {
 925                 u32 base;
 926
 927                 pci_bus_read_config_dword(hose->bus,
 928                         PCI_DEVFN(0, 0), PCI_BASE_ADDRESS_0, &base);
 929
 930                 /*
 931                  * For PEXCSRBAR, bit 3-0 indicate prefetchable and
 932                  * address type. So when getting base address, these
 933                  * bits should be masked
 934                  */
 935                 base &= PCI_BASE_ADDRESS_MEM_MASK;
 936
 937                 return base;
 938         }
 939 #endif
 940
 941         return 0;
 942 }
 943
 944 #ifdef CONFIG_E500
 945 static int mcheck_handle_load(struct pt_regs *regs, u32 inst)
 946 {
 947         unsigned int rd, ra, rb, d;
 948
 949         rd = get_rt(inst);
 950         ra = get_ra(inst);
 951         rb = get_rb(inst);
 952         d = get_d(inst);
 953
 954         switch (get_op(inst)) {
 955         case 31:
 956                 switch (get_xop(inst)) {
 957                 case OP_31_XOP_LWZX:
 958                 case OP_31_XOP_LWBRX:
 959                         regs->gpr[rd] = 0xffffffff;
 960                         break;
 961
 962                 case OP_31_XOP_LWZUX:
 963                         regs->gpr[rd] = 0xffffffff;
 964                         regs->gpr[ra] += regs->gpr[rb];
 965                         break;
 966
 967                 case OP_31_XOP_LBZX:
 968                         regs->gpr[rd] = 0xff;
 969                         break;
 970
 971                 case OP_31_XOP_LBZUX:
 972                         regs->gpr[rd] = 0xff;
 973                         regs->gpr[ra] += regs->gpr[rb];
 974                         break;
 975
 976                 case OP_31_XOP_LHZX:
 977                 case OP_31_XOP_LHBRX:
 978                         regs->gpr[rd] = 0xffff;
 979                         break;
 980
 981                 case OP_31_XOP_LHZUX:
 982                         regs->gpr[rd] = 0xffff;
 983                         regs->gpr[ra] += regs->gpr[rb];
 984                         break;
 985
 986                 case OP_31_XOP_LHAX:
 987                         regs->gpr[rd] = ~0UL;
 988                         break;
 989
 990                 case OP_31_XOP_LHAUX:
 991                         regs->gpr[rd] = ~0UL;
 992                         regs->gpr[ra] += regs->gpr[rb];
 993                         break;
 994
 995                 default:
 996                         return 0;
 997                 }
 998                 break;
 999
1000         case OP_LWZ:
1001                 regs->gpr[rd] = 0xffffffff;
1002                 break;
1003
1004         case OP_LWZU:
1005                 regs->gpr[rd] = 0xffffffff;
1006                 regs->gpr[ra] += (s16)d;
1007                 break;
1008
1009         case OP_LBZ:
1010                 regs->gpr[rd] = 0xff;
1011                 break;
1012
1013         case OP_LBZU:
1014                 regs->gpr[rd] = 0xff;
1015                 regs->gpr[ra] += (s16)d;
1016                 break;
1017
1018         case OP_LHZ:
1019                 regs->gpr[rd] = 0xffff;
1020                 break;
1021
1022         case OP_LHZU:
1023                 regs->gpr[rd] = 0xffff;
1024                 regs->gpr[ra] += (s16)d;
1025                 break;
1026
1027         case OP_LHA:
1028                 regs->gpr[rd] = ~0UL;
1029                 break;
1030
1031         case OP_LHAU:
1032                 regs->gpr[rd] = ~0UL;
1033                 regs->gpr[ra] += (s16)d;
1034                 break;
1035
1036         default:
1037                 return 0;
1038         }
1039
1040         return 1;
1041 }
1042
1043 static int is_in_pci_mem_space(phys_addr_t addr)
1044 {
1045         struct pci_controller *hose;
1046         struct resource *res;
1047         int i;
1048
1049         list_for_each_entry(hose, &hose_list, list_node) {
1050                 if (!(hose->indirect_type & PPC_INDIRECT_TYPE_EXT_REG))
1051                         continue;
1052
1053                 for (i = 0; i < 3; i++) {
1054                         res = &hose->mem_resources[i];
1055                         if ((res->flags & IORESOURCE_MEM) &&
1056                                 addr >= res->start && addr <= res->end)
1057                                 return 1;
1058                 }
1059         }
1060         return 0;
1061 }
1062
1063 int fsl_pci_mcheck_exception(struct pt_regs *regs)
1064 {
1065         u32 inst;
1066         int ret;
1067         phys_addr_t addr = 0;
1068
1069         /* Let KVM/QEMU deal with the exception */
1070         if (regs->msr & MSR_GS)
1071                 return 0;
1072
1073 #ifdef CONFIG_PHYS_64BIT
1074         addr = mfspr(SPRN_MCARU);
1075         addr <<= 32;
1076 #endif
1077         addr += mfspr(SPRN_MCAR);
1078
1079         if (is_in_pci_mem_space(addr)) {
1080                 if (user_mode(regs)) {
1081                         pagefault_disable();
1082                         ret = get_user(regs->nip, &inst);
1083                         pagefault_enable();
1084                 } else {
1085                         ret = probe_kernel_address((void *)regs->nip, inst);
1086                 }
1087
1088                 if (!ret && mcheck_handle_load(regs, inst)) {
1089                         regs->nip += 4;
1090                         return 1;
1091                 }
1092         }
1093
1094         return 0;
1095 }
1096 #endif
1097
1098 #if defined(CONFIG_FSL_SOC_BOOKE) || defined(CONFIG_PPC_86xx)
1099 static const struct of_device_id pci_ids[] = {
1100         { .compatible = "fsl,mpc8540-pci", },
1101         { .compatible = "fsl,mpc8548-pcie", },
1102         { .compatible = "fsl,mpc8610-pci", },
1103         { .compatible = "fsl,mpc8641-pcie", },
1104         { .compatible = "fsl,qoriq-pcie", },
1105         { .compatible = "fsl,qoriq-pcie-v2.1", },
1106         { .compatible = "fsl,qoriq-pcie-v2.2", },
1107         { .compatible = "fsl,qoriq-pcie-v2.3", },
1108         { .compatible = "fsl,qoriq-pcie-v2.4", },
1109         { .compatible = "fsl,qoriq-pcie-v3.0", },
1110
1111         /*
1112          * The following entries are for compatibility with older device
1113          * trees.
1114          */
1115         { .compatible = "fsl,p1022-pcie", },
1116         { .compatible = "fsl,p4080-pcie", },
1117
1118         {},
1119 };
1120
1121 struct device_node *fsl_pci_primary;
1122
1123 void fsl_pci_assign_primary(void)
1124 {
1125         struct device_node *np;
1126
1127         /* Callers can specify the primary bus using other means. */
1128         if (fsl_pci_primary)
1129                 return;
1130
1131         /* If a PCI host bridge contains an ISA node, it's primary. */
1132         np = of_find_node_by_type(NULL, "isa");
1133         while ((fsl_pci_primary = of_get_parent(np))) {
1134                 of_node_put(np);
1135                 np = fsl_pci_primary;
1136
1137                 if (of_match_node(pci_ids, np) && of_device_is_available(np))
1138                         return;
1139         }
1140
1141         /*
1142          * If there's no PCI host bridge with ISA, arbitrarily
1143          * designate one as primary.  This can go away once
1144          * various bugs with primary-less systems are fixed.
1145          */
1146         for_each_matching_node(np, pci_ids) {
1147                 if (of_device_is_available(np)) {
1148                         fsl_pci_primary = np;
1149                         of_node_put(np);
1150                         return;
1151                 }
1152         }
1153 }
1154
1155 #ifdef CONFIG_PM_SLEEP
1156 static irqreturn_t fsl_pci_pme_handle(int irq, void *dev_id)
1157 {
1158         struct pci_controller *hose = dev_id;
1159         struct ccsr_pci __iomem *pci = hose->private_data;
1160         u32 dr;
1161
1162         dr = in_be32(&pci->pex_pme_mes_dr);
1163         if (!dr)
1164                 return IRQ_NONE;
1165
1166         out_be32(&pci->pex_pme_mes_dr, dr);
1167
1168         return IRQ_HANDLED;
1169 }
1170
1171 static int fsl_pci_pme_probe(struct pci_controller *hose)
1172 {
1173         struct ccsr_pci __iomem *pci;
1174         struct pci_dev *dev;
1175         int pme_irq;
1176         int res;
1177         u16 pms;
1178
1179         /* Get hose's pci_dev */
1180         dev = list_first_entry(&hose->bus->devices, typeof(*dev), bus_list);
1181
1182         /* PME Disable */
1183         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pms);
1184         pms &= ~PCI_PM_CTRL_PME_ENABLE;
1185         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pms);
1186
1187         pme_irq = irq_of_parse_and_map(hose->dn, 0);
1188         if (!pme_irq) {
1189                 dev_err(&dev->dev, "Failed to map PME interrupt.\n");
1190
1191                 return -ENXIO;
1192         }
1193
1194         res = devm_request_irq(hose->parent, pme_irq,
1195                         fsl_pci_pme_handle,
1196                         IRQF_SHARED,
1197                         "[PCI] PME", hose);
1198         if (res < 0) {
1199                 dev_err(&dev->dev, "Unable to request irq %d for PME\n", pme_irq);
1200                 irq_dispose_mapping(pme_irq);
1201
1202                 return -ENODEV;
1203         }
1204
1205         pci = hose->private_data;
1206
1207         /* Enable PTOD, ENL23D & EXL23D */
1208         clrbits32(&pci->pex_pme_mes_disr,
1209                   PME_DISR_EN_PTOD | PME_DISR_EN_ENL23D | PME_DISR_EN_EXL23D);
1210
1211         out_be32(&pci->pex_pme_mes_ier, 0);
1212         setbits32(&pci->pex_pme_mes_ier,
1213                   PME_DISR_EN_PTOD | PME_DISR_EN_ENL23D | PME_DISR_EN_EXL23D);
1214
1215         /* PME Enable */
1216         pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pms);
1217         pms |= PCI_PM_CTRL_PME_ENABLE;
1218         pci_write_config_word(dev, dev->pm_cap + PCI_PM_CTRL, pms);
1219
1220         return 0;
1221 }
1222
1223 static void send_pme_turnoff_message(struct pci_controller *hose)
1224 {
1225         struct ccsr_pci __iomem *pci = hose->private_data;
1226         u32 dr;
1227         int i;
1228
1229         /* Send PME_Turn_Off Message Request */
1230         setbits32(&pci->pex_pmcr, PEX_PMCR_PTOMR);
1231
1232         /* Wait trun off done */
1233         for (i = 0; i < 150; i++) {
1234                 dr = in_be32(&pci->pex_pme_mes_dr);
1235                 if (dr) {
1236                         out_be32(&pci->pex_pme_mes_dr, dr);
1237                         break;
1238                 }
1239
1240                 udelay(1000);
1241         }
1242 }
1243
1244 static void fsl_pci_syscore_do_suspend(struct pci_controller *hose)
1245 {
1246         send_pme_turnoff_message(hose);
1247 }
1248
1249 static int fsl_pci_syscore_suspend(void)
1250 {
1251         struct pci_controller *hose, *tmp;
1252
1253         list_for_each_entry_safe(hose, tmp, &hose_list, list_node)
1254                 fsl_pci_syscore_do_suspend(hose);
1255
1256         return 0;
1257 }
1258
1259 static void fsl_pci_syscore_do_resume(struct pci_controller *hose)
1260 {
1261         struct ccsr_pci __iomem *pci = hose->private_data;
1262         u32 dr;
1263         int i;
1264
1265         /* Send Exit L2 State Message */
1266         setbits32(&pci->pex_pmcr, PEX_PMCR_EXL2S);
1267
1268         /* Wait exit done */
1269         for (i = 0; i < 150; i++) {
1270                 dr = in_be32(&pci->pex_pme_mes_dr);
1271                 if (dr) {
1272                         out_be32(&pci->pex_pme_mes_dr, dr);
1273                         break;
1274                 }
1275
1276                 udelay(1000);
1277         }
1278
1279         setup_pci_atmu(hose);
1280 }
1281
1282 static void fsl_pci_syscore_resume(void)
1283 {
1284         struct pci_controller *hose, *tmp;
1285
1286         list_for_each_entry_safe(hose, tmp, &hose_list, list_node)
1287                 fsl_pci_syscore_do_resume(hose);
1288 }
1289
1290 static struct syscore_ops pci_syscore_pm_ops = {
1291         .suspend = fsl_pci_syscore_suspend,
1292         .resume = fsl_pci_syscore_resume,
1293 };
1294 #endif
1295
1296 void fsl_pcibios_fixup_phb(struct pci_controller *phb)
1297 {
1298 #ifdef CONFIG_PM_SLEEP
1299         fsl_pci_pme_probe(phb);
1300 #endif
1301 }
1302
1303 static int add_err_dev(struct platform_device *pdev)
1304 {
1305         struct platform_device *errdev;
1306         struct mpc85xx_edac_pci_plat_data pd = {
1307                 .of_node = pdev->dev.of_node
1308         };
1309
1310         errdev = platform_device_register_resndata(&pdev->dev,
1311                                                    "mpc85xx-pci-edac",
1312                                                    PLATFORM_DEVID_AUTO,
1313                                                    pdev->resource,
1314                                                    pdev->num_resources,
1315                                                    &pd, sizeof(pd));
1316         if (IS_ERR(errdev))
1317                 return PTR_ERR(errdev);
1318
1319         return 0;
1320 }
1321
1322 static int fsl_pci_probe(struct platform_device *pdev)
1323 {
1324         struct device_node *node;
1325         int ret;
1326
1327         node = pdev->dev.of_node;
1328         ret = fsl_add_bridge(pdev, fsl_pci_primary == node);
1329         if (ret)
1330                 return ret;
1331
1332         ret = add_err_dev(pdev);
1333         if (ret)
1334                 dev_err(&pdev->dev, "couldn't register error device: %d\n",
1335                         ret);
1336
1337         return 0;
1338 }
1339
1340 static struct platform_driver fsl_pci_driver = {
1341         .driver = {
1342                 .name = "fsl-pci",
1343                 .of_match_table = pci_ids,
1344         },
1345         .probe = fsl_pci_probe,
1346 };
1347
1348 static int __init fsl_pci_init(void)
1349 {
1350 #ifdef CONFIG_PM_SLEEP
1351         register_syscore_ops(&pci_syscore_pm_ops);
1352 #endif
1353         return platform_driver_register(&fsl_pci_driver);
1354 }
1355 arch_initcall(fsl_pci_init);
1356 #endif