arch/powerpc/mm/hash_utils_64.c

   1 /*
   2  * PowerPC64 port by Mike Corrigan and Dave Engebretsen
   3  *   {mikejc|engebret}@us.ibm.com
   4  *
   5  *    Copyright (c) 2000 Mike Corrigan <mikejc@us.ibm.com>
   6  *
   7  * SMP scalability work:
   8  *    Copyright (C) 2001 Anton Blanchard <anton@au.ibm.com>, IBM
   9  *
  10  *    Module name: htab.c
  11  *
  12  *    Description:
  13  *      PowerPC Hashed Page Table functions
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License
  17  * as published by the Free Software Foundation; either version
  18  * 2 of the License, or (at your option) any later version.
  19  */
  20
  21 #undef DEBUG
  22 #undef DEBUG_LOW
  23
  24 #include <linux/spinlock.h>
  25 #include <linux/errno.h>
  26 #include <linux/sched.h>
  27 #include <linux/proc_fs.h>
  28 #include <linux/stat.h>
  29 #include <linux/sysctl.h>
  30 #include <linux/export.h>
  31 #include <linux/ctype.h>
  32 #include <linux/cache.h>
  33 #include <linux/init.h>
  34 #include <linux/signal.h>
  35 #include <linux/memblock.h>
  36 #include <linux/context_tracking.h>
  37 #include <linux/libfdt.h>
  38
  39 #include <asm/processor.h>
  40 #include <asm/pgtable.h>
  41 #include <asm/mmu.h>
  42 #include <asm/mmu_context.h>
  43 #include <asm/page.h>
  44 #include <asm/types.h>
  45 #include <asm/uaccess.h>
  46 #include <asm/machdep.h>
  47 #include <asm/prom.h>
  48 #include <asm/tlbflush.h>
  49 #include <asm/io.h>
  50 #include <asm/eeh.h>
  51 #include <asm/tlb.h>
  52 #include <asm/cacheflush.h>
  53 #include <asm/cputable.h>
  54 #include <asm/sections.h>
  55 #include <asm/copro.h>
  56 #include <asm/udbg.h>
  57 #include <asm/code-patching.h>
  58 #include <asm/fadump.h>
  59 #include <asm/firmware.h>
  60 #include <asm/tm.h>
  61 #include <asm/trace.h>
  62 #include <asm/ps3.h>
  63
  64 #ifdef DEBUG
  65 #define DBG(fmt...) udbg_printf(fmt)
  66 #else
  67 #define DBG(fmt...)
  68 #endif
  69
  70 #ifdef DEBUG_LOW
  71 #define DBG_LOW(fmt...) udbg_printf(fmt)
  72 #else
  73 #define DBG_LOW(fmt...)
  74 #endif
  75
  76 #define KB (1024)
  77 #define MB (1024*KB)
  78 #define GB (1024L*MB)
  79
  80 /*
  81  * Note:  pte   --> Linux PTE
  82  *        HPTE  --> PowerPC Hashed Page Table Entry
  83  *
  84  * Execution context:
  85  *   htab_initialize is called with the MMU off (of course), but
  86  *   the kernel has been copied down to zero so it can directly
  87  *   reference global data.  At this point it is very difficult
  88  *   to print debug info.
  89  *
  90  */
  91
  92 static unsigned long _SDR1;
  93 struct mmu_psize_def mmu_psize_defs[MMU_PAGE_COUNT];
  94 EXPORT_SYMBOL_GPL(mmu_psize_defs);
  95
  96 u8 hpte_page_sizes[1 << LP_BITS];
  97 EXPORT_SYMBOL_GPL(hpte_page_sizes);
  98
  99 struct hash_pte *htab_address;
 100 unsigned long htab_size_bytes;
 101 unsigned long htab_hash_mask;
 102 EXPORT_SYMBOL_GPL(htab_hash_mask);
 103 int mmu_linear_psize = MMU_PAGE_4K;
 104 EXPORT_SYMBOL_GPL(mmu_linear_psize);
 105 int mmu_virtual_psize = MMU_PAGE_4K;
 106 int mmu_vmalloc_psize = MMU_PAGE_4K;
 107 #ifdef CONFIG_SPARSEMEM_VMEMMAP
 108 int mmu_vmemmap_psize = MMU_PAGE_4K;
 109 #endif
 110 int mmu_io_psize = MMU_PAGE_4K;
 111 int mmu_kernel_ssize = MMU_SEGSIZE_256M;
 112 EXPORT_SYMBOL_GPL(mmu_kernel_ssize);
 113 int mmu_highuser_ssize = MMU_SEGSIZE_256M;
 114 u16 mmu_slb_size = 64;
 115 EXPORT_SYMBOL_GPL(mmu_slb_size);
 116 #ifdef CONFIG_PPC_64K_PAGES
 117 int mmu_ci_restrictions;
 118 #endif
 119 #ifdef CONFIG_DEBUG_PAGEALLOC
 120 static u8 *linear_map_hash_slots;
 121 static unsigned long linear_map_hash_count;
 122 static DEFINE_SPINLOCK(linear_map_hash_lock);
 123 #endif /* CONFIG_DEBUG_PAGEALLOC */
 124 struct mmu_hash_ops mmu_hash_ops;
 125 EXPORT_SYMBOL(mmu_hash_ops);
 126
 127 /* There are definitions of page sizes arrays to be used when none
 128  * is provided by the firmware.
 129  */
 130
 131 /* Pre-POWER4 CPUs (4k pages only)
 132  */
 133 static struct mmu_psize_def mmu_psize_defaults_old[] = {
 134         [MMU_PAGE_4K] = {
 135                 .shift  = 12,
 136                 .sllp   = 0,
 137                 .penc   = {[MMU_PAGE_4K] = 0, [1 ... MMU_PAGE_COUNT - 1] = -1},
 138                 .avpnm  = 0,
 139                 .tlbiel = 0,
 140         },
 141 };
 142
 143 /* POWER4, GPUL, POWER5
 144  *
 145  * Support for 16Mb large pages
 146  */
 147 static struct mmu_psize_def mmu_psize_defaults_gp[] = {
 148         [MMU_PAGE_4K] = {
 149                 .shift  = 12,
 150                 .sllp   = 0,
 151                 .penc   = {[MMU_PAGE_4K] = 0, [1 ... MMU_PAGE_COUNT - 1] = -1},
 152                 .avpnm  = 0,
 153                 .tlbiel = 1,
 154         },
 155         [MMU_PAGE_16M] = {
 156                 .shift  = 24,
 157                 .sllp   = SLB_VSID_L,
 158                 .penc   = {[0 ... MMU_PAGE_16M - 1] = -1, [MMU_PAGE_16M] = 0,
 159                             [MMU_PAGE_16M + 1 ... MMU_PAGE_COUNT - 1] = -1 },
 160                 .avpnm  = 0x1UL,
 161                 .tlbiel = 0,
 162         },
 163 };
 164
 165 /*
 166  * 'R' and 'C' update notes:
 167  *  - Under pHyp or KVM, the updatepp path will not set C, thus it *will*
 168  *     create writeable HPTEs without C set, because the hcall H_PROTECT
 169  *     that we use in that case will not update C
 170  *  - The above is however not a problem, because we also don't do that
 171  *     fancy "no flush" variant of eviction and we use H_REMOVE which will
 172  *     do the right thing and thus we don't have the race I described earlier
 173  *
 174  *    - Under bare metal,  we do have the race, so we need R and C set
 175  *    - We make sure R is always set and never lost
 176  *    - C is _PAGE_DIRTY, and *should* always be set for a writeable mapping
 177  */
 178 unsigned long htab_convert_pte_flags(unsigned long pteflags)
 179 {
 180         unsigned long rflags = 0;
 181
 182         /* _PAGE_EXEC -> NOEXEC */
 183         if ((pteflags & _PAGE_EXEC) == 0)
 184                 rflags |= HPTE_R_N;
 185         /*
 186          * PPP bits:
 187          * Linux uses slb key 0 for kernel and 1 for user.
 188          * kernel RW areas are mapped with PPP=0b000
 189          * User area is mapped with PPP=0b010 for read/write
 190          * or PPP=0b011 for read-only (including writeable but clean pages).
 191          */
 192         if (pteflags & _PAGE_PRIVILEGED) {
 193                 /*
 194                  * Kernel read only mapped with ppp bits 0b110
 195                  */
 196                 if (!(pteflags & _PAGE_WRITE)) {
 197                         if (mmu_has_feature(MMU_FTR_KERNEL_RO))
 198                                 rflags |= (HPTE_R_PP0 | 0x2);
 199                         else
 200                                 rflags |= 0x3;
 201                 }
 202         } else {
 203                 if (pteflags & _PAGE_RWX)
 204                         rflags |= 0x2;
 205                 if (!((pteflags & _PAGE_WRITE) && (pteflags & _PAGE_DIRTY)))
 206                         rflags |= 0x1;
 207         }
 208         /*
 209          * We can't allow hardware to update hpte bits. Hence always
 210          * set 'R' bit and set 'C' if it is a write fault
 211          */
 212         rflags |=  HPTE_R_R;
 213
 214         if (pteflags & _PAGE_DIRTY)
 215                 rflags |= HPTE_R_C;
 216         /*
 217          * Add in WIG bits
 218          */
 219
 220         if ((pteflags & _PAGE_CACHE_CTL) == _PAGE_TOLERANT)
 221                 rflags |= HPTE_R_I;
 222         else if ((pteflags & _PAGE_CACHE_CTL) == _PAGE_NON_IDEMPOTENT)
 223                 rflags |= (HPTE_R_I | HPTE_R_G);
 224         else if ((pteflags & _PAGE_CACHE_CTL) == _PAGE_SAO)
 225                 rflags |= (HPTE_R_W | HPTE_R_I | HPTE_R_M);
 226         else
 227                 /*
 228                  * Add memory coherence if cache inhibited is not set
 229                  */
 230                 rflags |= HPTE_R_M;
 231
 232         return rflags;
 233 }
 234
 235 int htab_bolt_mapping(unsigned long vstart, unsigned long vend,
 236                       unsigned long pstart, unsigned long prot,
 237                       int psize, int ssize)
 238 {
 239         unsigned long vaddr, paddr;
 240         unsigned int step, shift;
 241         int ret = 0;
 242
 243         shift = mmu_psize_defs[psize].shift;
 244         step = 1 << shift;
 245
 246         prot = htab_convert_pte_flags(prot);
 247
 248         DBG("htab_bolt_mapping(%lx..%lx -> %lx (%lx,%d,%d)\n",
 249             vstart, vend, pstart, prot, psize, ssize);
 250
 251         for (vaddr = vstart, paddr = pstart; vaddr < vend;
 252              vaddr += step, paddr += step) {
 253                 unsigned long hash, hpteg;
 254                 unsigned long vsid = get_kernel_vsid(vaddr, ssize);
 255                 unsigned long vpn  = hpt_vpn(vaddr, vsid, ssize);
 256                 unsigned long tprot = prot;
 257
 258                 /*
 259                  * If we hit a bad address return error.
 260                  */
 261                 if (!vsid)
 262                         return -1;
 263                 /* Make kernel text executable */
 264                 if (overlaps_kernel_text(vaddr, vaddr + step))
 265                         tprot &= ~HPTE_R_N;
 266
 267                 /* Make kvm guest trampolines executable */
 268                 if (overlaps_kvm_tmp(vaddr, vaddr + step))
 269                         tprot &= ~HPTE_R_N;
 270
 271                 /*
 272                  * If relocatable, check if it overlaps interrupt vectors that
 273                  * are copied down to real 0. For relocatable kernel
 274                  * (e.g. kdump case) we copy interrupt vectors down to real
 275                  * address 0. Mark that region as executable. This is
 276                  * because on p8 system with relocation on exception feature
 277                  * enabled, exceptions are raised with MMU (IR=DR=1) ON. Hence
 278                  * in order to execute the interrupt handlers in virtual
 279                  * mode the vector region need to be marked as executable.
 280                  */
 281                 if ((PHYSICAL_START > MEMORY_START) &&
 282                         overlaps_interrupt_vector_text(vaddr, vaddr + step))
 283                                 tprot &= ~HPTE_R_N;
 284
 285                 hash = hpt_hash(vpn, shift, ssize);
 286                 hpteg = ((hash & htab_hash_mask) * HPTES_PER_GROUP);
 287
 288                 BUG_ON(!mmu_hash_ops.hpte_insert);
 289                 ret = mmu_hash_ops.hpte_insert(hpteg, vpn, paddr, tprot,
 290                                                HPTE_V_BOLTED, psize, psize,
 291                                                ssize);
 292                 if (ret == -1) {
 293                         /* Try to remove a non bolted entry */
 294                         ret = mmu_hash_ops.hpte_remove(hpteg);
 295                         if (ret != -1)
 296                                 ret = mmu_hash_ops.hpte_insert(hpteg, vpn, paddr, tprot,
 297                                                                HPTE_V_BOLTED, psize, psize,
 298                                                                ssize);
 299                 }
 300                 if (ret < 0)
 301                         break;
 302
 303                 cond_resched();
 304 #ifdef CONFIG_DEBUG_PAGEALLOC
 305                 if (debug_pagealloc_enabled() &&
 306                         (paddr >> PAGE_SHIFT) < linear_map_hash_count)
 307                         linear_map_hash_slots[paddr >> PAGE_SHIFT] = ret | 0x80;
 308 #endif /* CONFIG_DEBUG_PAGEALLOC */
 309         }
 310         return ret < 0 ? ret : 0;
 311 }
 312
 313 int htab_remove_mapping(unsigned long vstart, unsigned long vend,
 314                       int psize, int ssize)
 315 {
 316         unsigned long vaddr;
 317         unsigned int step, shift;
 318         int rc;
 319         int ret = 0;
 320
 321         shift = mmu_psize_defs[psize].shift;
 322         step = 1 << shift;
 323
 324         if (!mmu_hash_ops.hpte_removebolted)
 325                 return -ENODEV;
 326
 327         for (vaddr = vstart; vaddr < vend; vaddr += step) {
 328                 rc = mmu_hash_ops.hpte_removebolted(vaddr, psize, ssize);
 329                 if (rc == -ENOENT) {
 330                         ret = -ENOENT;
 331                         continue;
 332                 }
 333                 if (rc < 0)
 334                         return rc;
 335         }
 336
 337         return ret;
 338 }
 339
 340 static bool disable_1tb_segments = false;
 341
 342 static int __init parse_disable_1tb_segments(char *p)
 343 {
 344         disable_1tb_segments = true;
 345         return 0;
 346 }
 347 early_param("disable_1tb_segments", parse_disable_1tb_segments);
 348
 349 static int __init htab_dt_scan_seg_sizes(unsigned long node,
 350                                          const char *uname, int depth,
 351                                          void *data)
 352 {
 353         const char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 354         const __be32 *prop;
 355         int size = 0;
 356
 357         /* We are scanning "cpu" nodes only */
 358         if (type == NULL || strcmp(type, "cpu") != 0)
 359                 return 0;
 360
 361         prop = of_get_flat_dt_prop(node, "ibm,processor-segment-sizes", &size);
 362         if (prop == NULL)
 363                 return 0;
 364         for (; size >= 4; size -= 4, ++prop) {
 365                 if (be32_to_cpu(prop[0]) == 40) {
 366                         DBG("1T segment support detected\n");
 367
 368                         if (disable_1tb_segments) {
 369                                 DBG("1T segments disabled by command line\n");
 370                                 break;
 371                         }
 372
 373                         cur_cpu_spec->mmu_features |= MMU_FTR_1T_SEGMENT;
 374                         return 1;
 375                 }
 376         }
 377         cur_cpu_spec->mmu_features &= ~MMU_FTR_NO_SLBIE_B;
 378         return 0;
 379 }
 380
 381 static int __init get_idx_from_shift(unsigned int shift)
 382 {
 383         int idx = -1;
 384
 385         switch (shift) {
 386         case 0xc:
 387                 idx = MMU_PAGE_4K;
 388                 break;
 389         case 0x10:
 390                 idx = MMU_PAGE_64K;
 391                 break;
 392         case 0x14:
 393                 idx = MMU_PAGE_1M;
 394                 break;
 395         case 0x18:
 396                 idx = MMU_PAGE_16M;
 397                 break;
 398         case 0x22:
 399                 idx = MMU_PAGE_16G;
 400                 break;
 401         }
 402         return idx;
 403 }
 404
 405 static int __init htab_dt_scan_page_sizes(unsigned long node,
 406                                           const char *uname, int depth,
 407                                           void *data)
 408 {
 409         const char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 410         const __be32 *prop;
 411         int size = 0;
 412
 413         /* We are scanning "cpu" nodes only */
 414         if (type == NULL || strcmp(type, "cpu") != 0)
 415                 return 0;
 416
 417         prop = of_get_flat_dt_prop(node, "ibm,segment-page-sizes", &size);
 418         if (!prop)
 419                 return 0;
 420
 421         pr_info("Page sizes from device-tree:\n");
 422         size /= 4;
 423         cur_cpu_spec->mmu_features &= ~(MMU_FTR_16M_PAGE);
 424         while(size > 0) {
 425                 unsigned int base_shift = be32_to_cpu(prop[0]);
 426                 unsigned int slbenc = be32_to_cpu(prop[1]);
 427                 unsigned int lpnum = be32_to_cpu(prop[2]);
 428                 struct mmu_psize_def *def;
 429                 int idx, base_idx;
 430
 431                 size -= 3; prop += 3;
 432                 base_idx = get_idx_from_shift(base_shift);
 433                 if (base_idx < 0) {
 434                         /* skip the pte encoding also */
 435                         prop += lpnum * 2; size -= lpnum * 2;
 436                         continue;
 437                 }
 438                 def = &mmu_psize_defs[base_idx];
 439                 if (base_idx == MMU_PAGE_16M)
 440                         cur_cpu_spec->mmu_features |= MMU_FTR_16M_PAGE;
 441
 442                 def->shift = base_shift;
 443                 if (base_shift <= 23)
 444                         def->avpnm = 0;
 445                 else
 446                         def->avpnm = (1 << (base_shift - 23)) - 1;
 447                 def->sllp = slbenc;
 448                 /*
 449                  * We don't know for sure what's up with tlbiel, so
 450                  * for now we only set it for 4K and 64K pages
 451                  */
 452                 if (base_idx == MMU_PAGE_4K || base_idx == MMU_PAGE_64K)
 453                         def->tlbiel = 1;
 454                 else
 455                         def->tlbiel = 0;
 456
 457                 while (size > 0 && lpnum) {
 458                         unsigned int shift = be32_to_cpu(prop[0]);
 459                         int penc  = be32_to_cpu(prop[1]);
 460
 461                         prop += 2; size -= 2;
 462                         lpnum--;
 463
 464                         idx = get_idx_from_shift(shift);
 465                         if (idx < 0)
 466                                 continue;
 467
 468                         if (penc == -1)
 469                                 pr_err("Invalid penc for base_shift=%d "
 470                                        "shift=%d\n", base_shift, shift);
 471
 472                         def->penc[idx] = penc;
 473                         pr_info("base_shift=%d: shift=%d, sllp=0x%04lx,"
 474                                 " avpnm=0x%08lx, tlbiel=%d, penc=%d\n",
 475                                 base_shift, shift, def->sllp,
 476                                 def->avpnm, def->tlbiel, def->penc[idx]);
 477                 }
 478         }
 479
 480         return 1;
 481 }
 482
 483 #ifdef CONFIG_HUGETLB_PAGE
 484 /* Scan for 16G memory blocks that have been set aside for huge pages
 485  * and reserve those blocks for 16G huge pages.
 486  */
 487 static int __init htab_dt_scan_hugepage_blocks(unsigned long node,
 488                                         const char *uname, int depth,
 489                                         void *data) {
 490         const char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 491         const __be64 *addr_prop;
 492         const __be32 *page_count_prop;
 493         unsigned int expected_pages;
 494         long unsigned int phys_addr;
 495         long unsigned int block_size;
 496
 497         /* We are scanning "memory" nodes only */
 498         if (type == NULL || strcmp(type, "memory") != 0)
 499                 return 0;
 500
 501         /* This property is the log base 2 of the number of virtual pages that
 502          * will represent this memory block. */
 503         page_count_prop = of_get_flat_dt_prop(node, "ibm,expected#pages", NULL);
 504         if (page_count_prop == NULL)
 505                 return 0;
 506         expected_pages = (1 << be32_to_cpu(page_count_prop[0]));
 507         addr_prop = of_get_flat_dt_prop(node, "reg", NULL);
 508         if (addr_prop == NULL)
 509                 return 0;
 510         phys_addr = be64_to_cpu(addr_prop[0]);
 511         block_size = be64_to_cpu(addr_prop[1]);
 512         if (block_size != (16 * GB))
 513                 return 0;
 514         printk(KERN_INFO "Huge page(16GB) memory: "
 515                         "addr = 0x%lX size = 0x%lX pages = %d\n",
 516                         phys_addr, block_size, expected_pages);
 517         if (phys_addr + (16 * GB) <= memblock_end_of_DRAM()) {
 518                 memblock_reserve(phys_addr, block_size * expected_pages);
 519                 add_gpage(phys_addr, block_size, expected_pages);
 520         }
 521         return 0;
 522 }
 523 #endif /* CONFIG_HUGETLB_PAGE */
 524
 525 static void mmu_psize_set_default_penc(void)
 526 {
 527         int bpsize, apsize;
 528         for (bpsize = 0; bpsize < MMU_PAGE_COUNT; bpsize++)
 529                 for (apsize = 0; apsize < MMU_PAGE_COUNT; apsize++)
 530                         mmu_psize_defs[bpsize].penc[apsize] = -1;
 531 }
 532
 533 #ifdef CONFIG_PPC_64K_PAGES
 534
 535 static bool might_have_hea(void)
 536 {
 537         /*
 538          * The HEA ethernet adapter requires awareness of the
 539          * GX bus. Without that awareness we can easily assume
 540          * we will never see an HEA ethernet device.
 541          */
 542 #ifdef CONFIG_IBMEBUS
 543         return !cpu_has_feature(CPU_FTR_ARCH_207S) &&
 544                 firmware_has_feature(FW_FEATURE_SPLPAR);
 545 #else
 546         return false;
 547 #endif
 548 }
 549
 550 #endif /* #ifdef CONFIG_PPC_64K_PAGES */
 551
 552 static void __init htab_scan_page_sizes(void)
 553 {
 554         int rc;
 555
 556         /* se the invalid penc to -1 */
 557         mmu_psize_set_default_penc();
 558
 559         /* Default to 4K pages only */
 560         memcpy(mmu_psize_defs, mmu_psize_defaults_old,
 561                sizeof(mmu_psize_defaults_old));
 562
 563         /*
 564          * Try to find the available page sizes in the device-tree
 565          */
 566         rc = of_scan_flat_dt(htab_dt_scan_page_sizes, NULL);
 567         if (rc == 0 && early_mmu_has_feature(MMU_FTR_16M_PAGE)) {
 568                 /*
 569                  * Nothing in the device-tree, but the CPU supports 16M pages,
 570                  * so let's fallback on a known size list for 16M capable CPUs.
 571                  */
 572                 memcpy(mmu_psize_defs, mmu_psize_defaults_gp,
 573                        sizeof(mmu_psize_defaults_gp));
 574         }
 575
 576 #ifdef CONFIG_HUGETLB_PAGE
 577         /* Reserve 16G huge page memory sections for huge pages */
 578         of_scan_flat_dt(htab_dt_scan_hugepage_blocks, NULL);
 579 #endif /* CONFIG_HUGETLB_PAGE */
 580 }
 581
 582 /*
 583  * Fill in the hpte_page_sizes[] array.
 584  * We go through the mmu_psize_defs[] array looking for all the
 585  * supported base/actual page size combinations.  Each combination
 586  * has a unique pagesize encoding (penc) value in the low bits of
 587  * the LP field of the HPTE.  For actual page sizes less than 1MB,
 588  * some of the upper LP bits are used for RPN bits, meaning that
 589  * we need to fill in several entries in hpte_page_sizes[].
 590  *
 591  * In diagrammatic form, with r = RPN bits and z = page size bits:
 592  *        PTE LP     actual page size
 593  *    rrrr rrrz         >=8KB
 594  *    rrrr rrzz         >=16KB
 595  *    rrrr rzzz         >=32KB
 596  *    rrrr zzzz         >=64KB
 597  *    ...
 598  *
 599  * The zzzz bits are implementation-specific but are chosen so that
 600  * no encoding for a larger page size uses the same value in its
 601  * low-order N bits as the encoding for the 2^(12+N) byte page size
 602  * (if it exists).
 603  */
 604 static void init_hpte_page_sizes(void)
 605 {
 606         long int ap, bp;
 607         long int shift, penc;
 608
 609         for (bp = 0; bp < MMU_PAGE_COUNT; ++bp) {
 610                 if (!mmu_psize_defs[bp].shift)
 611                         continue;       /* not a supported page size */
 612                 for (ap = bp; ap < MMU_PAGE_COUNT; ++ap) {
 613                         penc = mmu_psize_defs[bp].penc[ap];
 614                         if (penc == -1)
 615                                 continue;
 616                         shift = mmu_psize_defs[ap].shift - LP_SHIFT;
 617                         if (shift <= 0)
 618                                 continue;       /* should never happen */
 619                         /*
 620                          * For page sizes less than 1MB, this loop
 621                          * replicates the entry for all possible values
 622                          * of the rrrr bits.
 623                          */
 624                         while (penc < (1 << LP_BITS)) {
 625                                 hpte_page_sizes[penc] = (ap << 4) | bp;
 626                                 penc += 1 << shift;
 627                         }
 628                 }
 629         }
 630 }
 631
 632 static void __init htab_init_page_sizes(void)
 633 {
 634         init_hpte_page_sizes();
 635
 636         if (!debug_pagealloc_enabled()) {
 637                 /*
 638                  * Pick a size for the linear mapping. Currently, we only
 639                  * support 16M, 1M and 4K which is the default
 640                  */
 641                 if (mmu_psize_defs[MMU_PAGE_16M].shift)
 642                         mmu_linear_psize = MMU_PAGE_16M;
 643                 else if (mmu_psize_defs[MMU_PAGE_1M].shift)
 644                         mmu_linear_psize = MMU_PAGE_1M;
 645         }
 646
 647 #ifdef CONFIG_PPC_64K_PAGES
 648         /*
 649          * Pick a size for the ordinary pages. Default is 4K, we support
 650          * 64K for user mappings and vmalloc if supported by the processor.
 651          * We only use 64k for ioremap if the processor
 652          * (and firmware) support cache-inhibited large pages.
 653          * If not, we use 4k and set mmu_ci_restrictions so that
 654          * hash_page knows to switch processes that use cache-inhibited
 655          * mappings to 4k pages.
 656          */
 657         if (mmu_psize_defs[MMU_PAGE_64K].shift) {
 658                 mmu_virtual_psize = MMU_PAGE_64K;
 659                 mmu_vmalloc_psize = MMU_PAGE_64K;
 660                 if (mmu_linear_psize == MMU_PAGE_4K)
 661                         mmu_linear_psize = MMU_PAGE_64K;
 662                 if (mmu_has_feature(MMU_FTR_CI_LARGE_PAGE)) {
 663                         /*
 664                          * When running on pSeries using 64k pages for ioremap
 665                          * would stop us accessing the HEA ethernet. So if we
 666                          * have the chance of ever seeing one, stay at 4k.
 667                          */
 668                         if (!might_have_hea())
 669                                 mmu_io_psize = MMU_PAGE_64K;
 670                 } else
 671                         mmu_ci_restrictions = 1;
 672         }
 673 #endif /* CONFIG_PPC_64K_PAGES */
 674
 675 #ifdef CONFIG_SPARSEMEM_VMEMMAP
 676         /* We try to use 16M pages for vmemmap if that is supported
 677          * and we have at least 1G of RAM at boot
 678          */
 679         if (mmu_psize_defs[MMU_PAGE_16M].shift &&
 680             memblock_phys_mem_size() >= 0x40000000)
 681                 mmu_vmemmap_psize = MMU_PAGE_16M;
 682         else if (mmu_psize_defs[MMU_PAGE_64K].shift)
 683                 mmu_vmemmap_psize = MMU_PAGE_64K;
 684         else
 685                 mmu_vmemmap_psize = MMU_PAGE_4K;
 686 #endif /* CONFIG_SPARSEMEM_VMEMMAP */
 687
 688         printk(KERN_DEBUG "Page orders: linear mapping = %d, "
 689                "virtual = %d, io = %d"
 690 #ifdef CONFIG_SPARSEMEM_VMEMMAP
 691                ", vmemmap = %d"
 692 #endif
 693                "\n",
 694                mmu_psize_defs[mmu_linear_psize].shift,
 695                mmu_psize_defs[mmu_virtual_psize].shift,
 696                mmu_psize_defs[mmu_io_psize].shift
 697 #ifdef CONFIG_SPARSEMEM_VMEMMAP
 698                ,mmu_psize_defs[mmu_vmemmap_psize].shift
 699 #endif
 700                );
 701 }
 702
 703 static int __init htab_dt_scan_pftsize(unsigned long node,
 704                                        const char *uname, int depth,
 705                                        void *data)
 706 {
 707         const char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 708         const __be32 *prop;
 709
 710         /* We are scanning "cpu" nodes only */
 711         if (type == NULL || strcmp(type, "cpu") != 0)
 712                 return 0;
 713
 714         prop = of_get_flat_dt_prop(node, "ibm,pft-size", NULL);
 715         if (prop != NULL) {
 716                 /* pft_size[0] is the NUMA CEC cookie */
 717                 ppc64_pft_size = be32_to_cpu(prop[1]);
 718                 return 1;
 719         }
 720         return 0;
 721 }
 722
 723 unsigned htab_shift_for_mem_size(unsigned long mem_size)
 724 {
 725         unsigned memshift = __ilog2(mem_size);
 726         unsigned pshift = mmu_psize_defs[mmu_virtual_psize].shift;
 727         unsigned pteg_shift;
 728
 729         /* round mem_size up to next power of 2 */
 730         if ((1UL << memshift) < mem_size)
 731                 memshift += 1;
 732
 733         /* aim for 2 pages / pteg */
 734         pteg_shift = memshift - (pshift + 1);
 735
 736         /*
 737          * 2^11 PTEGS of 128 bytes each, ie. 2^18 bytes is the minimum htab
 738          * size permitted by the architecture.
 739          */
 740         return max(pteg_shift + 7, 18U);
 741 }
 742
 743 static unsigned long __init htab_get_table_size(void)
 744 {
 745         /* If hash size isn't already provided by the platform, we try to
 746          * retrieve it from the device-tree. If it's not there neither, we
 747          * calculate it now based on the total RAM size
 748          */
 749         if (ppc64_pft_size == 0)
 750                 of_scan_flat_dt(htab_dt_scan_pftsize, NULL);
 751         if (ppc64_pft_size)
 752                 return 1UL << ppc64_pft_size;
 753
 754         return 1UL << htab_shift_for_mem_size(memblock_phys_mem_size());
 755 }
 756
 757 #ifdef CONFIG_MEMORY_HOTPLUG
 758 int hash__create_section_mapping(unsigned long start, unsigned long end)
 759 {
 760         int rc = htab_bolt_mapping(start, end, __pa(start),
 761                                    pgprot_val(PAGE_KERNEL), mmu_linear_psize,
 762                                    mmu_kernel_ssize);
 763
 764         if (rc < 0) {
 765                 int rc2 = htab_remove_mapping(start, end, mmu_linear_psize,
 766                                               mmu_kernel_ssize);
 767                 BUG_ON(rc2 && (rc2 != -ENOENT));
 768         }
 769         return rc;
 770 }
 771
 772 int hash__remove_section_mapping(unsigned long start, unsigned long end)
 773 {
 774         int rc = htab_remove_mapping(start, end, mmu_linear_psize,
 775                                      mmu_kernel_ssize);
 776         WARN_ON(rc < 0);
 777         return rc;
 778 }
 779 #endif /* CONFIG_MEMORY_HOTPLUG */
 780
 781 static void update_hid_for_hash(void)
 782 {
 783         unsigned long hid0;
 784         unsigned long rb = 3UL << PPC_BITLSHIFT(53); /* IS = 3 */
 785
 786         asm volatile("ptesync": : :"memory");
 787         /* prs = 0, ric = 2, rs = 0, r = 1 is = 3 */
 788         asm volatile(PPC_TLBIE_5(%0, %4, %3, %2, %1)
 789                      : : "r"(rb), "i"(0), "i"(0), "i"(2), "r"(0) : "memory");
 790         asm volatile("eieio; tlbsync; ptesync; isync; slbia": : :"memory");
 791         /*
 792          * now switch the HID
 793          */
 794         hid0  = mfspr(SPRN_HID0);
 795         hid0 &= ~HID0_POWER9_RADIX;
 796         mtspr(SPRN_HID0, hid0);
 797         asm volatile("isync": : :"memory");
 798
 799         /* Wait for it to happen */
 800         while ((mfspr(SPRN_HID0) & HID0_POWER9_RADIX))
 801                 cpu_relax();
 802 }
 803
 804 static void __init hash_init_partition_table(phys_addr_t hash_table,
 805                                              unsigned long htab_size)
 806 {
 807         unsigned long ps_field;
 808         unsigned long patb_size = 1UL << PATB_SIZE_SHIFT;
 809
 810         /*
 811          * slb llp encoding for the page size used in VPM real mode.
 812          * We can ignore that for lpid 0
 813          */
 814         ps_field = 0;
 815         htab_size =  __ilog2(htab_size) - 18;
 816
 817         BUILD_BUG_ON_MSG((PATB_SIZE_SHIFT > 24), "Partition table size too large.");
 818         partition_tb = __va(memblock_alloc_base(patb_size, patb_size,
 819                                                 MEMBLOCK_ALLOC_ANYWHERE));
 820
 821         /* Initialize the Partition Table with no entries */
 822         memset((void *)partition_tb, 0, patb_size);
 823         partition_tb->patb0 = cpu_to_be64(ps_field | hash_table | htab_size);
 824         /*
 825          * FIXME!! This should be done via update_partition table
 826          * For now UPRT is 0 for us.
 827          */
 828         partition_tb->patb1 = 0;
 829         pr_info("Partition table %p\n", partition_tb);
 830         if (cpu_has_feature(CPU_FTR_POWER9_DD1))
 831                 update_hid_for_hash();
 832         /*
 833          * update partition table control register,
 834          * 64 K size.
 835          */
 836         mtspr(SPRN_PTCR, __pa(partition_tb) | (PATB_SIZE_SHIFT - 12));
 837
 838 }
 839
 840 static void __init htab_initialize(void)
 841 {
 842         unsigned long table;
 843         unsigned long pteg_count;
 844         unsigned long prot;
 845         unsigned long base = 0, size = 0;
 846         struct memblock_region *reg;
 847
 848         DBG(" -> htab_initialize()\n");
 849
 850         if (mmu_has_feature(MMU_FTR_1T_SEGMENT)) {
 851                 mmu_kernel_ssize = MMU_SEGSIZE_1T;
 852                 mmu_highuser_ssize = MMU_SEGSIZE_1T;
 853                 printk(KERN_INFO "Using 1TB segments\n");
 854         }
 855
 856         /*
 857          * Calculate the required size of the htab.  We want the number of
 858          * PTEGs to equal one half the number of real pages.
 859          */
 860         htab_size_bytes = htab_get_table_size();
 861         pteg_count = htab_size_bytes >> 7;
 862
 863         htab_hash_mask = pteg_count - 1;
 864
 865         if (firmware_has_feature(FW_FEATURE_LPAR) ||
 866             firmware_has_feature(FW_FEATURE_PS3_LV1)) {
 867                 /* Using a hypervisor which owns the htab */
 868                 htab_address = NULL;
 869                 _SDR1 = 0;
 870 #ifdef CONFIG_FA_DUMP
 871                 /*
 872                  * If firmware assisted dump is active firmware preserves
 873                  * the contents of htab along with entire partition memory.
 874                  * Clear the htab if firmware assisted dump is active so
 875                  * that we dont end up using old mappings.
 876                  */
 877                 if (is_fadump_active() && mmu_hash_ops.hpte_clear_all)
 878                         mmu_hash_ops.hpte_clear_all();
 879 #endif
 880         } else {
 881                 unsigned long limit = MEMBLOCK_ALLOC_ANYWHERE;
 882
 883 #ifdef CONFIG_PPC_CELL
 884                 /*
 885                  * Cell may require the hash table down low when using the
 886                  * Axon IOMMU in order to fit the dynamic region over it, see
 887                  * comments in cell/iommu.c
 888                  */
 889                 if (fdt_subnode_offset(initial_boot_params, 0, "axon") > 0) {
 890                         limit = 0x80000000;
 891                         pr_info("Hash table forced below 2G for Axon IOMMU\n");
 892                 }
 893 #endif /* CONFIG_PPC_CELL */
 894
 895                 table = memblock_alloc_base(htab_size_bytes, htab_size_bytes,
 896                                             limit);
 897
 898                 DBG("Hash table allocated at %lx, size: %lx\n", table,
 899                     htab_size_bytes);
 900
 901                 htab_address = __va(table);
 902
 903                 /* htab absolute addr + encoded htabsize */
 904                 _SDR1 = table + __ilog2(htab_size_bytes) - 18;
 905
 906                 /* Initialize the HPT with no entries */
 907                 memset((void *)table, 0, htab_size_bytes);
 908
 909                 if (!cpu_has_feature(CPU_FTR_ARCH_300))
 910                         /* Set SDR1 */
 911                         mtspr(SPRN_SDR1, _SDR1);
 912                 else
 913                         hash_init_partition_table(table, htab_size_bytes);
 914         }
 915
 916         prot = pgprot_val(PAGE_KERNEL);
 917
 918 #ifdef CONFIG_DEBUG_PAGEALLOC
 919         if (debug_pagealloc_enabled()) {
 920                 linear_map_hash_count = memblock_end_of_DRAM() >> PAGE_SHIFT;
 921                 linear_map_hash_slots = __va(memblock_alloc_base(
 922                                 linear_map_hash_count, 1, ppc64_rma_size));
 923                 memset(linear_map_hash_slots, 0, linear_map_hash_count);
 924         }
 925 #endif /* CONFIG_DEBUG_PAGEALLOC */
 926
 927         /* On U3 based machines, we need to reserve the DART area and
 928          * _NOT_ map it to avoid cache paradoxes as it's remapped non
 929          * cacheable later on
 930          */
 931
 932         /* create bolted the linear mapping in the hash table */
 933         for_each_memblock(memory, reg) {
 934                 base = (unsigned long)__va(reg->base);
 935                 size = reg->size;
 936
 937                 DBG("creating mapping for region: %lx..%lx (prot: %lx)\n",
 938                     base, size, prot);
 939
 940                 BUG_ON(htab_bolt_mapping(base, base + size, __pa(base),
 941                                 prot, mmu_linear_psize, mmu_kernel_ssize));
 942         }
 943         memblock_set_current_limit(MEMBLOCK_ALLOC_ANYWHERE);
 944
 945         /*
 946          * If we have a memory_limit and we've allocated TCEs then we need to
 947          * explicitly map the TCE area at the top of RAM. We also cope with the
 948          * case that the TCEs start below memory_limit.
 949          * tce_alloc_start/end are 16MB aligned so the mapping should work
 950          * for either 4K or 16MB pages.
 951          */
 952         if (tce_alloc_start) {
 953                 tce_alloc_start = (unsigned long)__va(tce_alloc_start);
 954                 tce_alloc_end = (unsigned long)__va(tce_alloc_end);
 955
 956                 if (base + size >= tce_alloc_start)
 957                         tce_alloc_start = base + size + 1;
 958
 959                 BUG_ON(htab_bolt_mapping(tce_alloc_start, tce_alloc_end,
 960                                          __pa(tce_alloc_start), prot,
 961                                          mmu_linear_psize, mmu_kernel_ssize));
 962         }
 963
 964
 965         DBG(" <- htab_initialize()\n");
 966 }
 967 #undef KB
 968 #undef MB
 969
 970 void __init hash__early_init_devtree(void)
 971 {
 972         /* Initialize segment sizes */
 973         of_scan_flat_dt(htab_dt_scan_seg_sizes, NULL);
 974
 975         /* Initialize page sizes */
 976         htab_scan_page_sizes();
 977 }
 978
 979 void __init hash__early_init_mmu(void)
 980 {
 981         htab_init_page_sizes();
 982
 983         /*
 984          * initialize page table size
 985          */
 986         __pte_frag_nr = H_PTE_FRAG_NR;
 987         __pte_frag_size_shift = H_PTE_FRAG_SIZE_SHIFT;
 988
 989         __pte_index_size = H_PTE_INDEX_SIZE;
 990         __pmd_index_size = H_PMD_INDEX_SIZE;
 991         __pud_index_size = H_PUD_INDEX_SIZE;
 992         __pgd_index_size = H_PGD_INDEX_SIZE;
 993         __pmd_cache_index = H_PMD_CACHE_INDEX;
 994         __pte_table_size = H_PTE_TABLE_SIZE;
 995         __pmd_table_size = H_PMD_TABLE_SIZE;
 996         __pud_table_size = H_PUD_TABLE_SIZE;
 997         __pgd_table_size = H_PGD_TABLE_SIZE;
 998         /*
 999          * 4k use hugepd format, so for hash set then to
1000          * zero
1001          */
1002         __pmd_val_bits = 0;
1003         __pud_val_bits = 0;
1004         __pgd_val_bits = 0;
1005
1006         __kernel_virt_start = H_KERN_VIRT_START;
1007         __kernel_virt_size = H_KERN_VIRT_SIZE;
1008         __vmalloc_start = H_VMALLOC_START;
1009         __vmalloc_end = H_VMALLOC_END;
1010         vmemmap = (struct page *)H_VMEMMAP_BASE;
1011         ioremap_bot = IOREMAP_BASE;
1012
1013 #ifdef CONFIG_PCI
1014         pci_io_base = ISA_IO_BASE;
1015 #endif
1016
1017         /* Select appropriate backend */
1018         if (firmware_has_feature(FW_FEATURE_PS3_LV1))
1019                 ps3_early_mm_init();
1020         else if (firmware_has_feature(FW_FEATURE_LPAR))
1021                 hpte_init_pseries();
1022         else if (IS_ENABLED(CONFIG_PPC_NATIVE))
1023                 hpte_init_native();
1024
1025         if (!mmu_hash_ops.hpte_insert)
1026                 panic("hash__early_init_mmu: No MMU hash ops defined!\n");
1027
1028         /* Initialize the MMU Hash table and create the linear mapping
1029          * of memory. Has to be done before SLB initialization as this is
1030          * currently where the page size encoding is obtained.
1031          */
1032         htab_initialize();
1033
1034         pr_info("Initializing hash mmu with SLB\n");
1035         /* Initialize SLB management */
1036         slb_initialize();
1037 }
1038
1039 #ifdef CONFIG_SMP
1040 void hash__early_init_mmu_secondary(void)
1041 {
1042         /* Initialize hash table for that CPU */
1043         if (!firmware_has_feature(FW_FEATURE_LPAR)) {
1044
1045                 if (cpu_has_feature(CPU_FTR_POWER9_DD1))
1046                         update_hid_for_hash();
1047
1048                 if (!cpu_has_feature(CPU_FTR_ARCH_300))
1049                         mtspr(SPRN_SDR1, _SDR1);
1050                 else
1051                         mtspr(SPRN_PTCR,
1052                               __pa(partition_tb) | (PATB_SIZE_SHIFT - 12));
1053         }
1054         /* Initialize SLB */
1055         slb_initialize();
1056 }
1057 #endif /* CONFIG_SMP */
1058
1059 /*
1060  * Called by asm hashtable.S for doing lazy icache flush
1061  */
1062 unsigned int hash_page_do_lazy_icache(unsigned int pp, pte_t pte, int trap)
1063 {
1064         struct page *page;
1065
1066         if (!pfn_valid(pte_pfn(pte)))
1067                 return pp;
1068
1069         page = pte_page(pte);
1070
1071         /* page is dirty */
1072         if (!test_bit(PG_arch_1, &page->flags) && !PageReserved(page)) {
1073                 if (trap == 0x400) {
1074                         flush_dcache_icache_page(page);
1075                         set_bit(PG_arch_1, &page->flags);
1076                 } else
1077                         pp |= HPTE_R_N;
1078         }
1079         return pp;
1080 }
1081
1082 #ifdef CONFIG_PPC_MM_SLICES
1083 static unsigned int get_paca_psize(unsigned long addr)
1084 {
1085         u64 lpsizes;
1086         unsigned char *hpsizes;
1087         unsigned long index, mask_index;
1088
1089         if (addr < SLICE_LOW_TOP) {
1090                 lpsizes = get_paca()->mm_ctx_low_slices_psize;
1091                 index = GET_LOW_SLICE_INDEX(addr);
1092                 return (lpsizes >> (index * 4)) & 0xF;
1093         }
1094         hpsizes = get_paca()->mm_ctx_high_slices_psize;
1095         index = GET_HIGH_SLICE_INDEX(addr);
1096         mask_index = index & 0x1;
1097         return (hpsizes[index >> 1] >> (mask_index * 4)) & 0xF;
1098 }
1099
1100 #else
1101 unsigned int get_paca_psize(unsigned long addr)
1102 {
1103         return get_paca()->mm_ctx_user_psize;
1104 }
1105 #endif
1106
1107 /*
1108  * Demote a segment to using 4k pages.
1109  * For now this makes the whole process use 4k pages.
1110  */
1111 #ifdef CONFIG_PPC_64K_PAGES
1112 void demote_segment_4k(struct mm_struct *mm, unsigned long addr)
1113 {
1114         if (get_slice_psize(mm, addr) == MMU_PAGE_4K)
1115                 return;
1116         slice_set_range_psize(mm, addr, 1, MMU_PAGE_4K);
1117         copro_flush_all_slbs(mm);
1118         if ((get_paca_psize(addr) != MMU_PAGE_4K) && (current->mm == mm)) {
1119
1120                 copy_mm_to_paca(&mm->context);
1121                 slb_flush_and_rebolt();
1122         }
1123 }
1124 #endif /* CONFIG_PPC_64K_PAGES */
1125
1126 #ifdef CONFIG_PPC_SUBPAGE_PROT
1127 /*
1128  * This looks up a 2-bit protection code for a 4k subpage of a 64k page.
1129  * Userspace sets the subpage permissions using the subpage_prot system call.
1130  *
1131  * Result is 0: full permissions, _PAGE_RW: read-only,
1132  * _PAGE_RWX: no access.
1133  */
1134 static int subpage_protection(struct mm_struct *mm, unsigned long ea)
1135 {
1136         struct subpage_prot_table *spt = &mm->context.spt;
1137         u32 spp = 0;
1138         u32 **sbpm, *sbpp;
1139
1140         if (ea >= spt->maxaddr)
1141                 return 0;
1142         if (ea < 0x100000000UL) {
1143                 /* addresses below 4GB use spt->low_prot */
1144                 sbpm = spt->low_prot;
1145         } else {
1146                 sbpm = spt->protptrs[ea >> SBP_L3_SHIFT];
1147                 if (!sbpm)
1148                         return 0;
1149         }
1150         sbpp = sbpm[(ea >> SBP_L2_SHIFT) & (SBP_L2_COUNT - 1)];
1151         if (!sbpp)
1152                 return 0;
1153         spp = sbpp[(ea >> PAGE_SHIFT) & (SBP_L1_COUNT - 1)];
1154
1155         /* extract 2-bit bitfield for this 4k subpage */
1156         spp >>= 30 - 2 * ((ea >> 12) & 0xf);
1157
1158         /*
1159          * 0 -> full premission
1160          * 1 -> Read only
1161          * 2 -> no access.
1162          * We return the flag that need to be cleared.
1163          */
1164         spp = ((spp & 2) ? _PAGE_RWX : 0) | ((spp & 1) ? _PAGE_WRITE : 0);
1165         return spp;
1166 }
1167
1168 #else /* CONFIG_PPC_SUBPAGE_PROT */
1169 static inline int subpage_protection(struct mm_struct *mm, unsigned long ea)
1170 {
1171         return 0;
1172 }
1173 #endif
1174
1175 void hash_failure_debug(unsigned long ea, unsigned long access,
1176                         unsigned long vsid, unsigned long trap,
1177                         int ssize, int psize, int lpsize, unsigned long pte)
1178 {
1179         if (!printk_ratelimit())
1180                 return;
1181         pr_info("mm: Hashing failure ! EA=0x%lx access=0x%lx current=%s\n",
1182                 ea, access, current->comm);
1183         pr_info("    trap=0x%lx vsid=0x%lx ssize=%d base psize=%d psize %d pte=0x%lx\n",
1184                 trap, vsid, ssize, psize, lpsize, pte);
1185 }
1186
1187 static void check_paca_psize(unsigned long ea, struct mm_struct *mm,
1188                              int psize, bool user_region)
1189 {
1190         if (user_region) {
1191                 if (psize != get_paca_psize(ea)) {
1192                         copy_mm_to_paca(&mm->context);
1193                         slb_flush_and_rebolt();
1194                 }
1195         } else if (get_paca()->vmalloc_sllp !=
1196                    mmu_psize_defs[mmu_vmalloc_psize].sllp) {
1197                 get_paca()->vmalloc_sllp =
1198                         mmu_psize_defs[mmu_vmalloc_psize].sllp;
1199                 slb_vmalloc_update();
1200         }
1201 }
1202
1203 /* Result code is:
1204  *  0 - handled
1205  *  1 - normal page fault
1206  * -1 - critical hash insertion error
1207  * -2 - access not permitted by subpage protection mechanism
1208  */
1209 int hash_page_mm(struct mm_struct *mm, unsigned long ea,
1210                  unsigned long access, unsigned long trap,
1211                  unsigned long flags)
1212 {
1213         bool is_thp;
1214         enum ctx_state prev_state = exception_enter();
1215         pgd_t *pgdir;
1216         unsigned long vsid;
1217         pte_t *ptep;
1218         unsigned hugeshift;
1219         const struct cpumask *tmp;
1220         int rc, user_region = 0;
1221         int psize, ssize;
1222
1223         DBG_LOW("hash_page(ea=%016lx, access=%lx, trap=%lx\n",
1224                 ea, access, trap);
1225         trace_hash_fault(ea, access, trap);
1226
1227         /* Get region & vsid */
1228         switch (REGION_ID(ea)) {
1229         case USER_REGION_ID:
1230                 user_region = 1;
1231                 if (! mm) {
1232                         DBG_LOW(" user region with no mm !\n");
1233                         rc = 1;
1234                         goto bail;
1235                 }
1236                 psize = get_slice_psize(mm, ea);
1237                 ssize = user_segment_size(ea);
1238                 vsid = get_vsid(mm->context.id, ea, ssize);
1239                 break;
1240         case VMALLOC_REGION_ID:
1241                 vsid = get_kernel_vsid(ea, mmu_kernel_ssize);
1242                 if (ea < VMALLOC_END)
1243                         psize = mmu_vmalloc_psize;
1244                 else
1245                         psize = mmu_io_psize;
1246                 ssize = mmu_kernel_ssize;
1247                 break;
1248         default:
1249                 /* Not a valid range
1250                  * Send the problem up to do_page_fault
1251                  */
1252                 rc = 1;
1253                 goto bail;
1254         }
1255         DBG_LOW(" mm=%p, mm->pgdir=%p, vsid=%016lx\n", mm, mm->pgd, vsid);
1256
1257         /* Bad address. */
1258         if (!vsid) {
1259                 DBG_LOW("Bad address!\n");
1260                 rc = 1;
1261                 goto bail;
1262         }
1263         /* Get pgdir */
1264         pgdir = mm->pgd;
1265         if (pgdir == NULL) {
1266                 rc = 1;
1267                 goto bail;
1268         }
1269
1270         /* Check CPU locality */
1271         tmp = cpumask_of(smp_processor_id());
1272         if (user_region && cpumask_equal(mm_cpumask(mm), tmp))
1273                 flags |= HPTE_LOCAL_UPDATE;
1274
1275 #ifndef CONFIG_PPC_64K_PAGES
1276         /* If we use 4K pages and our psize is not 4K, then we might
1277          * be hitting a special driver mapping, and need to align the
1278          * address before we fetch the PTE.
1279          *
1280          * It could also be a hugepage mapping, in which case this is
1281          * not necessary, but it's not harmful, either.
1282          */
1283         if (psize != MMU_PAGE_4K)
1284                 ea &= ~((1ul << mmu_psize_defs[psize].shift) - 1);
1285 #endif /* CONFIG_PPC_64K_PAGES */
1286
1287         /* Get PTE and page size from page tables */
1288         ptep = __find_linux_pte_or_hugepte(pgdir, ea, &is_thp, &hugeshift);
1289         if (ptep == NULL || !pte_present(*ptep)) {
1290                 DBG_LOW(" no PTE !\n");
1291                 rc = 1;
1292                 goto bail;
1293         }
1294
1295         /* Add _PAGE_PRESENT to the required access perm */
1296         access |= _PAGE_PRESENT;
1297
1298         /* Pre-check access permissions (will be re-checked atomically
1299          * in __hash_page_XX but this pre-check is a fast path
1300          */
1301         if (!check_pte_access(access, pte_val(*ptep))) {
1302                 DBG_LOW(" no access !\n");
1303                 rc = 1;
1304                 goto bail;
1305         }
1306
1307         if (hugeshift) {
1308                 if (is_thp)
1309                         rc = __hash_page_thp(ea, access, vsid, (pmd_t *)ptep,
1310                                              trap, flags, ssize, psize);
1311 #ifdef CONFIG_HUGETLB_PAGE
1312                 else
1313                         rc = __hash_page_huge(ea, access, vsid, ptep, trap,
1314                                               flags, ssize, hugeshift, psize);
1315 #else
1316                 else {
1317                         /*
1318                          * if we have hugeshift, and is not transhuge with
1319                          * hugetlb disabled, something is really wrong.
1320                          */
1321                         rc = 1;
1322                         WARN_ON(1);
1323                 }
1324 #endif
1325                 if (current->mm == mm)
1326                         check_paca_psize(ea, mm, psize, user_region);
1327
1328                 goto bail;
1329         }
1330
1331 #ifndef CONFIG_PPC_64K_PAGES
1332         DBG_LOW(" i-pte: %016lx\n", pte_val(*ptep));
1333 #else
1334         DBG_LOW(" i-pte: %016lx %016lx\n", pte_val(*ptep),
1335                 pte_val(*(ptep + PTRS_PER_PTE)));
1336 #endif
1337         /* Do actual hashing */
1338 #ifdef CONFIG_PPC_64K_PAGES
1339         /* If H_PAGE_4K_PFN is set, make sure this is a 4k segment */
1340         if ((pte_val(*ptep) & H_PAGE_4K_PFN) && psize == MMU_PAGE_64K) {
1341                 demote_segment_4k(mm, ea);
1342                 psize = MMU_PAGE_4K;
1343         }
1344
1345         /* If this PTE is non-cacheable and we have restrictions on
1346          * using non cacheable large pages, then we switch to 4k
1347          */
1348         if (mmu_ci_restrictions && psize == MMU_PAGE_64K && pte_ci(*ptep)) {
1349                 if (user_region) {
1350                         demote_segment_4k(mm, ea);
1351                         psize = MMU_PAGE_4K;
1352                 } else if (ea < VMALLOC_END) {
1353                         /*
1354                          * some driver did a non-cacheable mapping
1355                          * in vmalloc space, so switch vmalloc
1356                          * to 4k pages
1357                          */
1358                         printk(KERN_ALERT "Reducing vmalloc segment "
1359                                "to 4kB pages because of "
1360                                "non-cacheable mapping\n");
1361                         psize = mmu_vmalloc_psize = MMU_PAGE_4K;
1362                         copro_flush_all_slbs(mm);
1363                 }
1364         }
1365
1366 #endif /* CONFIG_PPC_64K_PAGES */
1367
1368         if (current->mm == mm)
1369                 check_paca_psize(ea, mm, psize, user_region);
1370
1371 #ifdef CONFIG_PPC_64K_PAGES
1372         if (psize == MMU_PAGE_64K)
1373                 rc = __hash_page_64K(ea, access, vsid, ptep, trap,
1374                                      flags, ssize);
1375         else
1376 #endif /* CONFIG_PPC_64K_PAGES */
1377         {
1378                 int spp = subpage_protection(mm, ea);
1379                 if (access & spp)
1380                         rc = -2;
1381                 else
1382                         rc = __hash_page_4K(ea, access, vsid, ptep, trap,
1383                                             flags, ssize, spp);
1384         }
1385
1386         /* Dump some info in case of hash insertion failure, they should
1387          * never happen so it is really useful to know if/when they do
1388          */
1389         if (rc == -1)
1390                 hash_failure_debug(ea, access, vsid, trap, ssize, psize,
1391                                    psize, pte_val(*ptep));
1392 #ifndef CONFIG_PPC_64K_PAGES
1393         DBG_LOW(" o-pte: %016lx\n", pte_val(*ptep));
1394 #else
1395         DBG_LOW(" o-pte: %016lx %016lx\n", pte_val(*ptep),
1396                 pte_val(*(ptep + PTRS_PER_PTE)));
1397 #endif
1398         DBG_LOW(" -> rc=%d\n", rc);
1399
1400 bail:
1401         exception_exit(prev_state);
1402         return rc;
1403 }
1404 EXPORT_SYMBOL_GPL(hash_page_mm);
1405
1406 int hash_page(unsigned long ea, unsigned long access, unsigned long trap,
1407               unsigned long dsisr)
1408 {
1409         unsigned long flags = 0;
1410         struct mm_struct *mm = current->mm;
1411
1412         if (REGION_ID(ea) == VMALLOC_REGION_ID)
1413                 mm = &init_mm;
1414
1415         if (dsisr & DSISR_NOHPTE)
1416                 flags |= HPTE_NOHPTE_UPDATE;
1417
1418         return hash_page_mm(mm, ea, access, trap, flags);
1419 }
1420 EXPORT_SYMBOL_GPL(hash_page);
1421
1422 int __hash_page(unsigned long ea, unsigned long msr, unsigned long trap,
1423                 unsigned long dsisr)
1424 {
1425         unsigned long access = _PAGE_PRESENT | _PAGE_READ;
1426         unsigned long flags = 0;
1427         struct mm_struct *mm = current->mm;
1428
1429         if (REGION_ID(ea) == VMALLOC_REGION_ID)
1430                 mm = &init_mm;
1431
1432         if (dsisr & DSISR_NOHPTE)
1433                 flags |= HPTE_NOHPTE_UPDATE;
1434
1435         if (dsisr & DSISR_ISSTORE)
1436                 access |= _PAGE_WRITE;
1437         /*
1438          * We set _PAGE_PRIVILEGED only when
1439          * kernel mode access kernel space.
1440          *
1441          * _PAGE_PRIVILEGED is NOT set
1442          * 1) when kernel mode access user space
1443          * 2) user space access kernel space.
1444          */
1445         access |= _PAGE_PRIVILEGED;
1446         if ((msr & MSR_PR) || (REGION_ID(ea) == USER_REGION_ID))
1447                 access &= ~_PAGE_PRIVILEGED;
1448
1449         if (trap == 0x400)
1450                 access |= _PAGE_EXEC;
1451
1452         return hash_page_mm(mm, ea, access, trap, flags);
1453 }
1454
1455 #ifdef CONFIG_PPC_MM_SLICES
1456 static bool should_hash_preload(struct mm_struct *mm, unsigned long ea)
1457 {
1458         int psize = get_slice_psize(mm, ea);
1459
1460         /* We only prefault standard pages for now */
1461         if (unlikely(psize != mm->context.user_psize))
1462                 return false;
1463
1464         /*
1465          * Don't prefault if subpage protection is enabled for the EA.
1466          */
1467         if (unlikely((psize == MMU_PAGE_4K) && subpage_protection(mm, ea)))
1468                 return false;
1469
1470         return true;
1471 }
1472 #else
1473 static bool should_hash_preload(struct mm_struct *mm, unsigned long ea)
1474 {
1475         return true;
1476 }
1477 #endif
1478
1479 void hash_preload(struct mm_struct *mm, unsigned long ea,
1480                   unsigned long access, unsigned long trap)
1481 {
1482         int hugepage_shift;
1483         unsigned long vsid;
1484         pgd_t *pgdir;
1485         pte_t *ptep;
1486         unsigned long flags;
1487         int rc, ssize, update_flags = 0;
1488
1489         BUG_ON(REGION_ID(ea) != USER_REGION_ID);
1490
1491         if (!should_hash_preload(mm, ea))
1492                 return;
1493
1494         DBG_LOW("hash_preload(mm=%p, mm->pgdir=%p, ea=%016lx, access=%lx,"
1495                 " trap=%lx\n", mm, mm->pgd, ea, access, trap);
1496
1497         /* Get Linux PTE if available */
1498         pgdir = mm->pgd;
1499         if (pgdir == NULL)
1500                 return;
1501
1502         /* Get VSID */
1503         ssize = user_segment_size(ea);
1504         vsid = get_vsid(mm->context.id, ea, ssize);
1505         if (!vsid)
1506                 return;
1507         /*
1508          * Hash doesn't like irqs. Walking linux page table with irq disabled
1509          * saves us from holding multiple locks.
1510          */
1511         local_irq_save(flags);
1512
1513         /*
1514          * THP pages use update_mmu_cache_pmd. We don't do
1515          * hash preload there. Hence can ignore THP here
1516          */
1517         ptep = find_linux_pte_or_hugepte(pgdir, ea, NULL, &hugepage_shift);
1518         if (!ptep)
1519                 goto out_exit;
1520
1521         WARN_ON(hugepage_shift);
1522 #ifdef CONFIG_PPC_64K_PAGES
1523         /* If either H_PAGE_4K_PFN or cache inhibited is set (and we are on
1524          * a 64K kernel), then we don't preload, hash_page() will take
1525          * care of it once we actually try to access the page.
1526          * That way we don't have to duplicate all of the logic for segment
1527          * page size demotion here
1528          */
1529         if ((pte_val(*ptep) & H_PAGE_4K_PFN) || pte_ci(*ptep))
1530                 goto out_exit;
1531 #endif /* CONFIG_PPC_64K_PAGES */
1532
1533         /* Is that local to this CPU ? */
1534         if (cpumask_equal(mm_cpumask(mm), cpumask_of(smp_processor_id())))
1535                 update_flags |= HPTE_LOCAL_UPDATE;
1536
1537         /* Hash it in */
1538 #ifdef CONFIG_PPC_64K_PAGES
1539         if (mm->context.user_psize == MMU_PAGE_64K)
1540                 rc = __hash_page_64K(ea, access, vsid, ptep, trap,
1541                                      update_flags, ssize);
1542         else
1543 #endif /* CONFIG_PPC_64K_PAGES */
1544                 rc = __hash_page_4K(ea, access, vsid, ptep, trap, update_flags,
1545                                     ssize, subpage_protection(mm, ea));
1546
1547         /* Dump some info in case of hash insertion failure, they should
1548          * never happen so it is really useful to know if/when they do
1549          */
1550         if (rc == -1)
1551                 hash_failure_debug(ea, access, vsid, trap, ssize,
1552                                    mm->context.user_psize,
1553                                    mm->context.user_psize,
1554                                    pte_val(*ptep));
1555 out_exit:
1556         local_irq_restore(flags);
1557 }
1558
1559 #ifdef CONFIG_PPC_TRANSACTIONAL_MEM
1560 static inline void tm_flush_hash_page(int local)
1561 {
1562         /*
1563          * Transactions are not aborted by tlbiel, only tlbie. Without, syncing a
1564          * page back to a block device w/PIO could pick up transactional data
1565          * (bad!) so we force an abort here. Before the sync the page will be
1566          * made read-only, which will flush_hash_page. BIG ISSUE here: if the
1567          * kernel uses a page from userspace without unmapping it first, it may
1568          * see the speculated version.
1569          */
1570         if (local && cpu_has_feature(CPU_FTR_TM) && current->thread.regs &&
1571             MSR_TM_ACTIVE(current->thread.regs->msr)) {
1572                 tm_enable();
1573                 tm_abort(TM_CAUSE_TLBI);
1574         }
1575 }
1576 #else
1577 static inline void tm_flush_hash_page(int local)
1578 {
1579 }
1580 #endif
1581
1582 /* WARNING: This is called from hash_low_64.S, if you change this prototype,
1583  *          do not forget to update the assembly call site !
1584  */
1585 void flush_hash_page(unsigned long vpn, real_pte_t pte, int psize, int ssize,
1586                      unsigned long flags)
1587 {
1588         unsigned long hash, index, shift, hidx, slot;
1589         int local = flags & HPTE_LOCAL_UPDATE;
1590
1591         DBG_LOW("flush_hash_page(vpn=%016lx)\n", vpn);
1592         pte_iterate_hashed_subpages(pte, psize, vpn, index, shift) {
1593                 hash = hpt_hash(vpn, shift, ssize);
1594                 hidx = __rpte_to_hidx(pte, index);
1595                 if (hidx & _PTEIDX_SECONDARY)
1596                         hash = ~hash;
1597                 slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
1598                 slot += hidx & _PTEIDX_GROUP_IX;
1599                 DBG_LOW(" sub %ld: hash=%lx, hidx=%lx\n", index, slot, hidx);
1600                 /*
1601                  * We use same base page size and actual psize, because we don't
1602                  * use these functions for hugepage
1603                  */
1604                 mmu_hash_ops.hpte_invalidate(slot, vpn, psize, psize,
1605                                              ssize, local);
1606         } pte_iterate_hashed_end();
1607
1608         tm_flush_hash_page(local);
1609 }
1610
1611 #ifdef CONFIG_TRANSPARENT_HUGEPAGE
1612 void flush_hash_hugepage(unsigned long vsid, unsigned long addr,
1613                          pmd_t *pmdp, unsigned int psize, int ssize,
1614                          unsigned long flags)
1615 {
1616         int i, max_hpte_count, valid;
1617         unsigned long s_addr;
1618         unsigned char *hpte_slot_array;
1619         unsigned long hidx, shift, vpn, hash, slot;
1620         int local = flags & HPTE_LOCAL_UPDATE;
1621
1622         s_addr = addr & HPAGE_PMD_MASK;
1623         hpte_slot_array = get_hpte_slot_array(pmdp);
1624         /*
1625          * IF we try to do a HUGE PTE update after a withdraw is done.
1626          * we will find the below NULL. This happens when we do
1627          * split_huge_page_pmd
1628          */
1629         if (!hpte_slot_array)
1630                 return;
1631
1632         if (mmu_hash_ops.hugepage_invalidate) {
1633                 mmu_hash_ops.hugepage_invalidate(vsid, s_addr, hpte_slot_array,
1634                                                  psize, ssize, local);
1635                 goto tm_abort;
1636         }
1637         /*
1638          * No bluk hpte removal support, invalidate each entry
1639          */
1640         shift = mmu_psize_defs[psize].shift;
1641         max_hpte_count = HPAGE_PMD_SIZE >> shift;
1642         for (i = 0; i < max_hpte_count; i++) {
1643                 /*
1644                  * 8 bits per each hpte entries
1645                  * 000| [ secondary group (one bit) | hidx (3 bits) | valid bit]
1646                  */
1647                 valid = hpte_valid(hpte_slot_array, i);
1648                 if (!valid)
1649                         continue;
1650                 hidx =  hpte_hash_index(hpte_slot_array, i);
1651
1652                 /* get the vpn */
1653                 addr = s_addr + (i * (1ul << shift));
1654                 vpn = hpt_vpn(addr, vsid, ssize);
1655                 hash = hpt_hash(vpn, shift, ssize);
1656                 if (hidx & _PTEIDX_SECONDARY)
1657                         hash = ~hash;
1658
1659                 slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
1660                 slot += hidx & _PTEIDX_GROUP_IX;
1661                 mmu_hash_ops.hpte_invalidate(slot, vpn, psize,
1662                                              MMU_PAGE_16M, ssize, local);
1663         }
1664 tm_abort:
1665         tm_flush_hash_page(local);
1666 }
1667 #endif /* CONFIG_TRANSPARENT_HUGEPAGE */
1668
1669 void flush_hash_range(unsigned long number, int local)
1670 {
1671         if (mmu_hash_ops.flush_hash_range)
1672                 mmu_hash_ops.flush_hash_range(number, local);
1673         else {
1674                 int i;
1675                 struct ppc64_tlb_batch *batch =
1676                         this_cpu_ptr(&ppc64_tlb_batch);
1677
1678                 for (i = 0; i < number; i++)
1679                         flush_hash_page(batch->vpn[i], batch->pte[i],
1680                                         batch->psize, batch->ssize, local);
1681         }
1682 }
1683
1684 /*
1685  * low_hash_fault is called when we the low level hash code failed
1686  * to instert a PTE due to an hypervisor error
1687  */
1688 void low_hash_fault(struct pt_regs *regs, unsigned long address, int rc)
1689 {
1690         enum ctx_state prev_state = exception_enter();
1691
1692         if (user_mode(regs)) {
1693 #ifdef CONFIG_PPC_SUBPAGE_PROT
1694                 if (rc == -2)
1695                         _exception(SIGSEGV, regs, SEGV_ACCERR, address);
1696                 else
1697 #endif
1698                         _exception(SIGBUS, regs, BUS_ADRERR, address);
1699         } else
1700                 bad_page_fault(regs, address, SIGBUS);
1701
1702         exception_exit(prev_state);
1703 }
1704
1705 long hpte_insert_repeating(unsigned long hash, unsigned long vpn,
1706                            unsigned long pa, unsigned long rflags,
1707                            unsigned long vflags, int psize, int ssize)
1708 {
1709         unsigned long hpte_group;
1710         long slot;
1711
1712 repeat:
1713         hpte_group = ((hash & htab_hash_mask) *
1714                        HPTES_PER_GROUP) & ~0x7UL;
1715
1716         /* Insert into the hash table, primary slot */
1717         slot = mmu_hash_ops.hpte_insert(hpte_group, vpn, pa, rflags, vflags,
1718                                         psize, psize, ssize);
1719
1720         /* Primary is full, try the secondary */
1721         if (unlikely(slot == -1)) {
1722                 hpte_group = ((~hash & htab_hash_mask) *
1723                               HPTES_PER_GROUP) & ~0x7UL;
1724                 slot = mmu_hash_ops.hpte_insert(hpte_group, vpn, pa, rflags,
1725                                                 vflags | HPTE_V_SECONDARY,
1726                                                 psize, psize, ssize);
1727                 if (slot == -1) {
1728                         if (mftb() & 0x1)
1729                                 hpte_group = ((hash & htab_hash_mask) *
1730                                               HPTES_PER_GROUP)&~0x7UL;
1731
1732                         mmu_hash_ops.hpte_remove(hpte_group);
1733                         goto repeat;
1734                 }
1735         }
1736
1737         return slot;
1738 }
1739
1740 #ifdef CONFIG_DEBUG_PAGEALLOC
1741 static void kernel_map_linear_page(unsigned long vaddr, unsigned long lmi)
1742 {
1743         unsigned long hash;
1744         unsigned long vsid = get_kernel_vsid(vaddr, mmu_kernel_ssize);
1745         unsigned long vpn = hpt_vpn(vaddr, vsid, mmu_kernel_ssize);
1746         unsigned long mode = htab_convert_pte_flags(pgprot_val(PAGE_KERNEL));
1747         long ret;
1748
1749         hash = hpt_hash(vpn, PAGE_SHIFT, mmu_kernel_ssize);
1750
1751         /* Don't create HPTE entries for bad address */
1752         if (!vsid)
1753                 return;
1754
1755         ret = hpte_insert_repeating(hash, vpn, __pa(vaddr), mode,
1756                                     HPTE_V_BOLTED,
1757                                     mmu_linear_psize, mmu_kernel_ssize);
1758
1759         BUG_ON (ret < 0);
1760         spin_lock(&linear_map_hash_lock);
1761         BUG_ON(linear_map_hash_slots[lmi] & 0x80);
1762         linear_map_hash_slots[lmi] = ret | 0x80;
1763         spin_unlock(&linear_map_hash_lock);
1764 }
1765
1766 static void kernel_unmap_linear_page(unsigned long vaddr, unsigned long lmi)
1767 {
1768         unsigned long hash, hidx, slot;
1769         unsigned long vsid = get_kernel_vsid(vaddr, mmu_kernel_ssize);
1770         unsigned long vpn = hpt_vpn(vaddr, vsid, mmu_kernel_ssize);
1771
1772         hash = hpt_hash(vpn, PAGE_SHIFT, mmu_kernel_ssize);
1773         spin_lock(&linear_map_hash_lock);
1774         BUG_ON(!(linear_map_hash_slots[lmi] & 0x80));
1775         hidx = linear_map_hash_slots[lmi] & 0x7f;
1776         linear_map_hash_slots[lmi] = 0;
1777         spin_unlock(&linear_map_hash_lock);
1778         if (hidx & _PTEIDX_SECONDARY)
1779                 hash = ~hash;
1780         slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
1781         slot += hidx & _PTEIDX_GROUP_IX;
1782         mmu_hash_ops.hpte_invalidate(slot, vpn, mmu_linear_psize,
1783                                      mmu_linear_psize,
1784                                      mmu_kernel_ssize, 0);
1785 }
1786
1787 void __kernel_map_pages(struct page *page, int numpages, int enable)
1788 {
1789         unsigned long flags, vaddr, lmi;
1790         int i;
1791
1792         local_irq_save(flags);
1793         for (i = 0; i < numpages; i++, page++) {
1794                 vaddr = (unsigned long)page_address(page);
1795                 lmi = __pa(vaddr) >> PAGE_SHIFT;
1796                 if (lmi >= linear_map_hash_count)
1797                         continue;
1798                 if (enable)
1799                         kernel_map_linear_page(vaddr, lmi);
1800                 else
1801                         kernel_unmap_linear_page(vaddr, lmi);
1802         }
1803         local_irq_restore(flags);
1804 }
1805 #endif /* CONFIG_DEBUG_PAGEALLOC */
1806
1807 void hash__setup_initial_memory_limit(phys_addr_t first_memblock_base,
1808                                 phys_addr_t first_memblock_size)
1809 {
1810         /* We don't currently support the first MEMBLOCK not mapping 0
1811          * physical on those processors
1812          */
1813         BUG_ON(first_memblock_base != 0);
1814
1815         /* On LPAR systems, the first entry is our RMA region,
1816          * non-LPAR 64-bit hash MMU systems don't have a limitation
1817          * on real mode access, but using the first entry works well
1818          * enough. We also clamp it to 1G to avoid some funky things
1819          * such as RTAS bugs etc...
1820          */
1821         ppc64_rma_size = min_t(u64, first_memblock_size, 0x40000000);
1822
1823         /* Finally limit subsequent allocations */
1824         memblock_set_current_limit(ppc64_rma_size);
1825 }