arch/powerpc/kernel/idle_book3s.S

   1 /*
   2  *  This file contains idle entry/exit functions for POWER7,
   3  *  POWER8 and POWER9 CPUs.
   4  *
   5  *  This program is free software; you can redistribute it and/or
   6  *  modify it under the terms of the GNU General Public License
   7  *  as published by the Free Software Foundation; either version
   8  *  2 of the License, or (at your option) any later version.
   9  */
  10
  11 #include <linux/threads.h>
  12 #include <asm/processor.h>
  13 #include <asm/page.h>
  14 #include <asm/cputable.h>
  15 #include <asm/thread_info.h>
  16 #include <asm/ppc_asm.h>
  17 #include <asm/asm-offsets.h>
  18 #include <asm/ppc-opcode.h>
  19 #include <asm/hw_irq.h>
  20 #include <asm/kvm_book3s_asm.h>
  21 #include <asm/opal.h>
  22 #include <asm/cpuidle.h>
  23 #include <asm/exception-64s.h>
  24 #include <asm/book3s/64/mmu-hash.h>
  25 #include <asm/mmu.h>
  26
  27 #undef DEBUG
  28
  29 /*
  30  * Use unused space in the interrupt stack to save and restore
  31  * registers for winkle support.
  32  */
  33 #define _MMCR0  GPR0
  34 #define _SDR1   GPR3
  35 #define _PTCR   GPR3
  36 #define _RPR    GPR4
  37 #define _SPURR  GPR5
  38 #define _PURR   GPR6
  39 #define _TSCR   GPR7
  40 #define _DSCR   GPR8
  41 #define _AMOR   GPR9
  42 #define _WORT   GPR10
  43 #define _WORC   GPR11
  44 #define _LPCR   GPR12
  45
  46 #define PSSCR_EC_ESL_MASK_SHIFTED          (PSSCR_EC | PSSCR_ESL) >> 16
  47
  48         .text
  49
  50 /*
  51  * Used by threads before entering deep idle states. Saves SPRs
  52  * in interrupt stack frame
  53  */
  54 save_sprs_to_stack:
  55         /*
  56          * Note all register i.e per-core, per-subcore or per-thread is saved
  57          * here since any thread in the core might wake up first
  58          */
  59 BEGIN_FTR_SECTION
  60         /*
  61          * Note - SDR1 is dropped in Power ISA v3. Hence not restoring
  62          * SDR1 here
  63          */
  64         mfspr   r3,SPRN_PTCR
  65         std     r3,_PTCR(r1)
  66         mfspr   r3,SPRN_LPCR
  67         std     r3,_LPCR(r1)
  68 FTR_SECTION_ELSE
  69         mfspr   r3,SPRN_SDR1
  70         std     r3,_SDR1(r1)
  71 ALT_FTR_SECTION_END_IFSET(CPU_FTR_ARCH_300)
  72         mfspr   r3,SPRN_RPR
  73         std     r3,_RPR(r1)
  74         mfspr   r3,SPRN_SPURR
  75         std     r3,_SPURR(r1)
  76         mfspr   r3,SPRN_PURR
  77         std     r3,_PURR(r1)
  78         mfspr   r3,SPRN_TSCR
  79         std     r3,_TSCR(r1)
  80         mfspr   r3,SPRN_DSCR
  81         std     r3,_DSCR(r1)
  82         mfspr   r3,SPRN_AMOR
  83         std     r3,_AMOR(r1)
  84         mfspr   r3,SPRN_WORT
  85         std     r3,_WORT(r1)
  86         mfspr   r3,SPRN_WORC
  87         std     r3,_WORC(r1)
  88 /*
  89  * On POWER9, there are idle states such as stop4, invoked via cpuidle,
  90  * that lose hypervisor resources. In such cases, we need to save
  91  * additional SPRs before entering those idle states so that they can
  92  * be restored to their older values on wakeup from the idle state.
  93  *
  94  * On POWER8, the only such deep idle state is winkle which is used
  95  * only in the context of CPU-Hotplug, where these additional SPRs are
  96  * reinitiazed to a sane value. Hence there is no need to save/restore
  97  * these SPRs.
  98  */
  99 BEGIN_FTR_SECTION
 100         blr
 101 END_FTR_SECTION_IFCLR(CPU_FTR_ARCH_300)
 102
 103 power9_save_additional_sprs:
 104         mfspr   r3, SPRN_PID
 105         mfspr   r4, SPRN_LDBAR
 106         std     r3, STOP_PID(r13)
 107         std     r4, STOP_LDBAR(r13)
 108
 109         mfspr   r3, SPRN_FSCR
 110         mfspr   r4, SPRN_HFSCR
 111         std     r3, STOP_FSCR(r13)
 112         std     r4, STOP_HFSCR(r13)
 113
 114         mfspr   r3, SPRN_MMCRA
 115         mfspr   r4, SPRN_MMCR1
 116         std     r3, STOP_MMCRA(r13)
 117         std     r4, STOP_MMCR1(r13)
 118
 119         mfspr   r3, SPRN_MMCR2
 120         std     r3, STOP_MMCR2(r13)
 121         blr
 122
 123 power9_restore_additional_sprs:
 124         ld      r3,_LPCR(r1)
 125         ld      r4, STOP_PID(r13)
 126         mtspr   SPRN_LPCR,r3
 127         mtspr   SPRN_PID, r4
 128
 129         ld      r3, STOP_LDBAR(r13)
 130         ld      r4, STOP_FSCR(r13)
 131         mtspr   SPRN_LDBAR, r3
 132         mtspr   SPRN_FSCR, r4
 133
 134         ld      r3, STOP_HFSCR(r13)
 135         ld      r4, STOP_MMCRA(r13)
 136         mtspr   SPRN_HFSCR, r3
 137         mtspr   SPRN_MMCRA, r4
 138         /* We have already restored PACA_MMCR0 */
 139         ld      r3, STOP_MMCR1(r13)
 140         ld      r4, STOP_MMCR2(r13)
 141         mtspr   SPRN_MMCR1, r3
 142         mtspr   SPRN_MMCR2, r4
 143         ld      r4, PACA_SPRG_VDSO(r13)
 144         mtspr   SPRN_SPRG3, r4
 145         blr
 146
 147 /*
 148  * Used by threads when the lock bit of core_idle_state is set.
 149  * Threads will spin in HMT_LOW until the lock bit is cleared.
 150  * r14 - pointer to core_idle_state
 151  * r15 - used to load contents of core_idle_state
 152  * r9  - used as a temporary variable
 153  */
 154
 155 core_idle_lock_held:
 156         HMT_LOW
 157 3:      lwz     r15,0(r14)
 158         andis.  r15,r15,PNV_CORE_IDLE_LOCK_BIT@h
 159         bne     3b
 160         HMT_MEDIUM
 161         lwarx   r15,0,r14
 162         andis.  r9,r15,PNV_CORE_IDLE_LOCK_BIT@h
 163         bne-    core_idle_lock_held
 164         blr
 165
 166 /* Reuse some unused pt_regs slots for AMR/IAMR/UAMOR/UAMOR */
 167 #define PNV_POWERSAVE_AMR       _TRAP
 168 #define PNV_POWERSAVE_IAMR      _DAR
 169 #define PNV_POWERSAVE_UAMOR     _DSISR
 170 #define PNV_POWERSAVE_AMOR      RESULT
 171
 172 /*
 173  * Pass requested state in r3:
 174  *      r3 - PNV_THREAD_NAP/SLEEP/WINKLE in POWER8
 175  *         - Requested PSSCR value in POWER9
 176  *
 177  * Address of idle handler to branch to in realmode in r4
 178  */
 179 pnv_powersave_common:
 180         /* Use r3 to pass state nap/sleep/winkle */
 181         /* NAP is a state loss, we create a regs frame on the
 182          * stack, fill it up with the state we care about and
 183          * stick a pointer to it in PACAR1. We really only
 184          * need to save PC, some CR bits and the NV GPRs,
 185          * but for now an interrupt frame will do.
 186          */
 187         mtctr   r4
 188
 189         mflr    r0
 190         std     r0,16(r1)
 191         stdu    r1,-INT_FRAME_SIZE(r1)
 192         std     r0,_LINK(r1)
 193         std     r0,_NIP(r1)
 194
 195         /* We haven't lost state ... yet */
 196         li      r0,0
 197         stb     r0,PACA_NAPSTATELOST(r13)
 198
 199         /* Continue saving state */
 200         SAVE_GPR(2, r1)
 201         SAVE_NVGPRS(r1)
 202
 203 BEGIN_FTR_SECTION
 204         mfspr   r4, SPRN_AMR
 205         mfspr   r5, SPRN_IAMR
 206         mfspr   r6, SPRN_UAMOR
 207         std     r4, PNV_POWERSAVE_AMR(r1)
 208         std     r5, PNV_POWERSAVE_IAMR(r1)
 209         std     r6, PNV_POWERSAVE_UAMOR(r1)
 210 BEGIN_FTR_SECTION_NESTED(42)
 211         mfspr   r7, SPRN_AMOR
 212         std     r7, PNV_POWERSAVE_AMOR(r1)
 213 END_FTR_SECTION_NESTED_IFSET(CPU_FTR_HVMODE, 42)
 214 END_FTR_SECTION_IFSET(CPU_FTR_ARCH_207S)
 215
 216         mfcr    r5
 217         std     r5,_CCR(r1)
 218         std     r1,PACAR1(r13)
 219
 220 BEGIN_FTR_SECTION
 221         /*
 222          * POWER9 does not require real mode to stop, and presently does not
 223          * set hwthread_state for KVM (threads don't share MMU context), so
 224          * we can remain in virtual mode for this.
 225          */
 226         bctr
 227 END_FTR_SECTION_IFSET(CPU_FTR_ARCH_300)
 228         /*
 229          * POWER8
 230          * Go to real mode to do the nap, as required by the architecture.
 231          * Also, we need to be in real mode before setting hwthread_state,
 232          * because as soon as we do that, another thread can switch
 233          * the MMU context to the guest.
 234          */
 235         LOAD_REG_IMMEDIATE(r7, MSR_IDLE)
 236         mtmsrd  r7,0
 237         bctr
 238
 239 /*
 240  * This is the sequence required to execute idle instructions, as
 241  * specified in ISA v2.07 (and earlier). MSR[IR] and MSR[DR] must be 0.
 242  */
 243 #define IDLE_STATE_ENTER_SEQ_NORET(IDLE_INST)                   \
 244         /* Magic NAP/SLEEP/WINKLE mode enter sequence */        \
 245         std     r0,0(r1);                                       \
 246         ptesync;                                                \
 247         ld      r0,0(r1);                                       \
 248 236:    cmpd    cr0,r0,r0;                                      \
 249         bne     236b;                                           \
 250         IDLE_INST;
 251
 252
 253         .globl pnv_enter_arch207_idle_mode
 254 pnv_enter_arch207_idle_mode:
 255 #ifdef CONFIG_KVM_BOOK3S_HV_POSSIBLE
 256         /* Tell KVM we're entering idle */
 257         li      r4,KVM_HWTHREAD_IN_IDLE
 258         /******************************************************/
 259         /*  N O T E   W E L L    ! ! !    N O T E   W E L L   */
 260         /* The following store to HSTATE_HWTHREAD_STATE(r13)  */
 261         /* MUST occur in real mode, i.e. with the MMU off,    */
 262         /* and the MMU must stay off until we clear this flag */
 263         /* and test HSTATE_HWTHREAD_REQ(r13) in               */
 264         /* pnv_powersave_wakeup in this file.                 */
 265         /* The reason is that another thread can switch the   */
 266         /* MMU to a guest context whenever this flag is set   */
 267         /* to KVM_HWTHREAD_IN_IDLE, and if the MMU was on,    */
 268         /* that would potentially cause this thread to start  */
 269         /* executing instructions from guest memory in        */
 270         /* hypervisor mode, leading to a host crash or data   */
 271         /* corruption, or worse.                              */
 272         /******************************************************/
 273         stb     r4,HSTATE_HWTHREAD_STATE(r13)
 274 #endif
 275         stb     r3,PACA_THREAD_IDLE_STATE(r13)
 276         cmpwi   cr3,r3,PNV_THREAD_SLEEP
 277         bge     cr3,2f
 278         IDLE_STATE_ENTER_SEQ_NORET(PPC_NAP)
 279         /* No return */
 280 2:
 281         /* Sleep or winkle */
 282         lbz     r7,PACA_THREAD_MASK(r13)
 283         ld      r14,PACA_CORE_IDLE_STATE_PTR(r13)
 284         li      r5,0
 285         beq     cr3,3f
 286         lis     r5,PNV_CORE_IDLE_WINKLE_COUNT@h
 287 3:
 288 lwarx_loop1:
 289         lwarx   r15,0,r14
 290
 291         andis.  r9,r15,PNV_CORE_IDLE_LOCK_BIT@h
 292         bnel-   core_idle_lock_held
 293
 294         add     r15,r15,r5                      /* Add if winkle */
 295         andc    r15,r15,r7                      /* Clear thread bit */
 296
 297         andi.   r9,r15,PNV_CORE_IDLE_THREAD_BITS
 298
 299 /*
 300  * If cr0 = 0, then current thread is the last thread of the core entering
 301  * sleep. Last thread needs to execute the hardware bug workaround code if
 302  * required by the platform.
 303  * Make the workaround call unconditionally here. The below branch call is
 304  * patched out when the idle states are discovered if the platform does not
 305  * require it.
 306  */
 307 .global pnv_fastsleep_workaround_at_entry
 308 pnv_fastsleep_workaround_at_entry:
 309         beq     fastsleep_workaround_at_entry
 310
 311         stwcx.  r15,0,r14
 312         bne-    lwarx_loop1
 313         isync
 314
 315 common_enter: /* common code for all the threads entering sleep or winkle */
 316         bgt     cr3,enter_winkle
 317         IDLE_STATE_ENTER_SEQ_NORET(PPC_SLEEP)
 318
 319 fastsleep_workaround_at_entry:
 320         oris    r15,r15,PNV_CORE_IDLE_LOCK_BIT@h
 321         stwcx.  r15,0,r14
 322         bne-    lwarx_loop1
 323         isync
 324
 325         /* Fast sleep workaround */
 326         li      r3,1
 327         li      r4,1
 328         bl      opal_config_cpu_idle_state
 329
 330         /* Unlock */
 331         xoris   r15,r15,PNV_CORE_IDLE_LOCK_BIT@h
 332         lwsync
 333         stw     r15,0(r14)
 334         b       common_enter
 335
 336 enter_winkle:
 337         bl      save_sprs_to_stack
 338
 339         IDLE_STATE_ENTER_SEQ_NORET(PPC_WINKLE)
 340
 341 /*
 342  * r3 - PSSCR value corresponding to the requested stop state.
 343  */
 344 #ifdef CONFIG_KVM_BOOK3S_HV_POSSIBLE
 345 power_enter_stop_kvm_rm:
 346         /*
 347          * This is currently unused because POWER9 KVM does not have to
 348          * gather secondary threads into sibling mode, but the code is
 349          * here in case that function is required.
 350          *
 351          * Tell KVM we're entering idle.
 352          */
 353         li      r4,KVM_HWTHREAD_IN_IDLE
 354         /* DO THIS IN REAL MODE!  See comment above. */
 355         stb     r4,HSTATE_HWTHREAD_STATE(r13)
 356 #endif
 357 power_enter_stop:
 358 /*
 359  * Check if we are executing the lite variant with ESL=EC=0
 360  */
 361         andis.   r4,r3,PSSCR_EC_ESL_MASK_SHIFTED
 362         clrldi   r3,r3,60 /* r3 = Bits[60:63] = Requested Level (RL) */
 363         bne      .Lhandle_esl_ec_set
 364         PPC_STOP
 365         li      r3,0  /* Since we didn't lose state, return 0 */
 366
 367         /*
 368          * pnv_wakeup_noloss() expects r12 to contain the SRR1 value so
 369          * it can determine if the wakeup reason is an HMI in
 370          * CHECK_HMI_INTERRUPT.
 371          *
 372          * However, when we wakeup with ESL=0, SRR1 will not contain the wakeup
 373          * reason, so there is no point setting r12 to SRR1.
 374          *
 375          * Further, we clear r12 here, so that we don't accidentally enter the
 376          * HMI in pnv_wakeup_noloss() if the value of r12[42:45] == WAKE_HMI.
 377          */
 378         li      r12, 0
 379         b       pnv_wakeup_noloss
 380
 381 .Lhandle_esl_ec_set:
 382         /*
 383          * POWER9 DD2 can incorrectly set PMAO when waking up after a
 384          * state-loss idle. Saving and restoring MMCR0 over idle is a
 385          * workaround.
 386          */
 387         mfspr   r4,SPRN_MMCR0
 388         std     r4,_MMCR0(r1)
 389
 390 /*
 391  * Check if the requested state is a deep idle state.
 392  */
 393         LOAD_REG_ADDRBASE(r5,pnv_first_deep_stop_state)
 394         ld      r4,ADDROFF(pnv_first_deep_stop_state)(r5)
 395         cmpd    r3,r4
 396         bge     .Lhandle_deep_stop
 397         PPC_STOP        /* Does not return (system reset interrupt) */
 398
 399 .Lhandle_deep_stop:
 400 /*
 401  * Entering deep idle state.
 402  * Clear thread bit in PACA_CORE_IDLE_STATE, save SPRs to
 403  * stack and enter stop
 404  */
 405         lbz     r7,PACA_THREAD_MASK(r13)
 406         ld      r14,PACA_CORE_IDLE_STATE_PTR(r13)
 407
 408 lwarx_loop_stop:
 409         lwarx   r15,0,r14
 410         andis.  r9,r15,PNV_CORE_IDLE_LOCK_BIT@h
 411         bnel-   core_idle_lock_held
 412         andc    r15,r15,r7                      /* Clear thread bit */
 413
 414         stwcx.  r15,0,r14
 415         bne-    lwarx_loop_stop
 416         isync
 417
 418         bl      save_sprs_to_stack
 419
 420         PPC_STOP        /* Does not return (system reset interrupt) */
 421
 422 /*
 423  * Entered with MSR[EE]=0 and no soft-masked interrupts pending.
 424  * r3 contains desired idle state (PNV_THREAD_NAP/SLEEP/WINKLE).
 425  */
 426 _GLOBAL(power7_idle_insn)
 427         /* Now check if user or arch enabled NAP mode */
 428         LOAD_REG_ADDR(r4, pnv_enter_arch207_idle_mode)
 429         b       pnv_powersave_common
 430
 431 #define CHECK_HMI_INTERRUPT                                             \
 432 BEGIN_FTR_SECTION_NESTED(66);                                           \
 433         rlwinm  r0,r12,45-31,0xf;  /* extract wake reason field (P8) */ \
 434 FTR_SECTION_ELSE_NESTED(66);                                            \
 435         rlwinm  r0,r12,45-31,0xe;  /* P7 wake reason field is 3 bits */ \
 436 ALT_FTR_SECTION_END_NESTED_IFSET(CPU_FTR_ARCH_207S, 66);                \
 437         cmpwi   r0,0xa;                 /* Hypervisor maintenance ? */  \
 438         bne+    20f;                                                    \
 439         /* Invoke opal call to handle hmi */                            \
 440         ld      r2,PACATOC(r13);                                        \
 441         ld      r1,PACAR1(r13);                                         \
 442         std     r3,ORIG_GPR3(r1);       /* Save original r3 */          \
 443         li      r3,0;                   /* NULL argument */             \
 444         bl      hmi_exception_realmode;                                 \
 445         nop;                                                            \
 446         ld      r3,ORIG_GPR3(r1);       /* Restore original r3 */       \
 447 20:     nop;
 448
 449 /*
 450  * Entered with MSR[EE]=0 and no soft-masked interrupts pending.
 451  * r3 contains desired PSSCR register value.
 452  */
 453 _GLOBAL(power9_idle_stop)
 454         std     r3, PACA_REQ_PSSCR(r13)
 455         mtspr   SPRN_PSSCR,r3
 456         LOAD_REG_ADDR(r4,power_enter_stop)
 457         b       pnv_powersave_common
 458         /* No return */
 459
 460 /*
 461  * On waking up from stop 0,1,2 with ESL=1 on POWER9 DD1,
 462  * HSPRG0 will be set to the HSPRG0 value of one of the
 463  * threads in this core. Thus the value we have in r13
 464  * may not be this thread's paca pointer.
 465  *
 466  * Fortunately, the TIR remains invariant. Since this thread's
 467  * paca pointer is recorded in all its sibling's paca, we can
 468  * correctly recover this thread's paca pointer if we
 469  * know the index of this thread in the core.
 470  *
 471  * This index can be obtained from the TIR.
 472  *
 473  * i.e, thread's position in the core = TIR.
 474  * If this value is i, then this thread's paca is
 475  * paca->thread_sibling_pacas[i].
 476  */
 477 power9_dd1_recover_paca:
 478         mfspr   r4, SPRN_TIR
 479         /*
 480          * Since each entry in thread_sibling_pacas is 8 bytes
 481          * we need to left-shift by 3 bits. Thus r4 = i * 8
 482          */
 483         sldi    r4, r4, 3
 484         /* Get &paca->thread_sibling_pacas[0] in r5 */
 485         ld      r5, PACA_SIBLING_PACA_PTRS(r13)
 486         /* Load paca->thread_sibling_pacas[i] into r13 */
 487         ldx     r13, r4, r5
 488         SET_PACA(r13)
 489         /*
 490          * Indicate that we have lost NVGPR state
 491          * which needs to be restored from the stack.
 492          */
 493         li      r3, 1
 494         stb     r3,PACA_NAPSTATELOST(r13)
 495         blr
 496
 497 /*
 498  * Called from machine check handler for powersave wakeups.
 499  * Low level machine check processing has already been done. Now just
 500  * go through the wake up path to get everything in order.
 501  *
 502  * r3 - The original SRR1 value.
 503  * Original SRR[01] have been clobbered.
 504  * MSR_RI is clear.
 505  */
 506 .global pnv_powersave_wakeup_mce
 507 pnv_powersave_wakeup_mce:
 508         /* Set cr3 for pnv_powersave_wakeup */
 509         rlwinm  r11,r3,47-31,30,31
 510         cmpwi   cr3,r11,2
 511
 512         /*
 513          * Now put the original SRR1 with SRR1_WAKEMCE_RESVD as the wake
 514          * reason into r12, which allows reuse of the system reset wakeup
 515          * code without being mistaken for another type of wakeup.
 516          */
 517         oris    r12,r3,SRR1_WAKEMCE_RESVD@h
 518
 519         b       pnv_powersave_wakeup
 520
 521 #ifdef CONFIG_KVM_BOOK3S_HV_POSSIBLE
 522 kvm_start_guest_check:
 523         li      r0,KVM_HWTHREAD_IN_KERNEL
 524         stb     r0,HSTATE_HWTHREAD_STATE(r13)
 525         /* Order setting hwthread_state vs. testing hwthread_req */
 526         sync
 527         lbz     r0,HSTATE_HWTHREAD_REQ(r13)
 528         cmpwi   r0,0
 529         beqlr
 530         b       kvm_start_guest
 531 #endif
 532
 533 /*
 534  * Called from reset vector for powersave wakeups.
 535  * cr3 - set to gt if waking up with partial/complete hypervisor state loss
 536  * r12 - SRR1
 537  */
 538 .global pnv_powersave_wakeup
 539 pnv_powersave_wakeup:
 540         ld      r2, PACATOC(r13)
 541
 542 BEGIN_FTR_SECTION
 543 BEGIN_FTR_SECTION_NESTED(70)
 544         bl      power9_dd1_recover_paca
 545 END_FTR_SECTION_NESTED_IFSET(CPU_FTR_POWER9_DD1, 70)
 546         bl      pnv_restore_hyp_resource_arch300
 547 FTR_SECTION_ELSE
 548         bl      pnv_restore_hyp_resource_arch207
 549 ALT_FTR_SECTION_END_IFSET(CPU_FTR_ARCH_300)
 550
 551         li      r0,PNV_THREAD_RUNNING
 552         stb     r0,PACA_THREAD_IDLE_STATE(r13)  /* Clear thread state */
 553
 554         mr      r3,r12
 555
 556 #ifdef CONFIG_KVM_BOOK3S_HV_POSSIBLE
 557 BEGIN_FTR_SECTION
 558         bl      kvm_start_guest_check
 559 END_FTR_SECTION_IFCLR(CPU_FTR_ARCH_300)
 560 #endif
 561
 562         /* Return SRR1 from power7_nap() */
 563         blt     cr3,pnv_wakeup_noloss
 564         b       pnv_wakeup_loss
 565
 566 /*
 567  * Check whether we have woken up with hypervisor state loss.
 568  * If yes, restore hypervisor state and return back to link.
 569  *
 570  * cr3 - set to gt if waking up with partial/complete hypervisor state loss
 571  */
 572 pnv_restore_hyp_resource_arch300:
 573         /*
 574          * Workaround for POWER9, if we lost resources, the ERAT
 575          * might have been mixed up and needs flushing. We also need
 576          * to reload MMCR0 (see comment above). We also need to set
 577          * then clear bit 60 in MMCRA to ensure the PMU starts running.
 578          */
 579         blt     cr3,1f
 580         PPC_INVALIDATE_ERAT
 581         ld      r1,PACAR1(r13)
 582         mfspr   r4,SPRN_MMCRA
 583         ori     r4,r4,(1 << (63-60))
 584         mtspr   SPRN_MMCRA,r4
 585         xori    r4,r4,(1 << (63-60))
 586         mtspr   SPRN_MMCRA,r4
 587         ld      r4,_MMCR0(r1)
 588         mtspr   SPRN_MMCR0,r4
 589 1:
 590         /*
 591          * POWER ISA 3. Use PSSCR to determine if we
 592          * are waking up from deep idle state
 593          */
 594         LOAD_REG_ADDRBASE(r5,pnv_first_deep_stop_state)
 595         ld      r4,ADDROFF(pnv_first_deep_stop_state)(r5)
 596
 597 BEGIN_FTR_SECTION_NESTED(71)
 598         /*
 599          * Assume that we are waking up from the state
 600          * same as the Requested Level (RL) in the PSSCR
 601          * which are Bits 60-63
 602          */
 603         ld      r5,PACA_REQ_PSSCR(r13)
 604         rldicl  r5,r5,0,60
 605 FTR_SECTION_ELSE_NESTED(71)
 606         /*
 607          * 0-3 bits correspond to Power-Saving Level Status
 608          * which indicates the idle state we are waking up from
 609          */
 610         mfspr   r5, SPRN_PSSCR
 611         rldicl  r5,r5,4,60
 612 ALT_FTR_SECTION_END_NESTED_IFSET(CPU_FTR_POWER9_DD1, 71)
 613         cmpd    cr4,r5,r4
 614         bge     cr4,pnv_wakeup_tb_loss /* returns to caller */
 615
 616         blr     /* Waking up without hypervisor state loss. */
 617
 618 /* Same calling convention as arch300 */
 619 pnv_restore_hyp_resource_arch207:
 620         /*
 621          * POWER ISA 2.07 or less.
 622          * Check if we slept with sleep or winkle.
 623          */
 624         lbz     r4,PACA_THREAD_IDLE_STATE(r13)
 625         cmpwi   cr2,r4,PNV_THREAD_NAP
 626         bgt     cr2,pnv_wakeup_tb_loss  /* Either sleep or Winkle */
 627
 628         /*
 629          * We fall through here if PACA_THREAD_IDLE_STATE shows we are waking
 630          * up from nap. At this stage CR3 shouldn't contains 'gt' since that
 631          * indicates we are waking with hypervisor state loss from nap.
 632          */
 633         bgt     cr3,.
 634
 635         blr     /* Waking up without hypervisor state loss */
 636
 637 /*
 638  * Called if waking up from idle state which can cause either partial or
 639  * complete hyp state loss.
 640  * In POWER8, called if waking up from fastsleep or winkle
 641  * In POWER9, called if waking up from stop state >= pnv_first_deep_stop_state
 642  *
 643  * r13 - PACA
 644  * cr3 - gt if waking up with partial/complete hypervisor state loss
 645  *
 646  * If ISA300:
 647  * cr4 - gt or eq if waking up from complete hypervisor state loss.
 648  *
 649  * If ISA207:
 650  * r4 - PACA_THREAD_IDLE_STATE
 651  */
 652 pnv_wakeup_tb_loss:
 653         ld      r1,PACAR1(r13)
 654         /*
 655          * Before entering any idle state, the NVGPRs are saved in the stack.
 656          * If there was a state loss, or PACA_NAPSTATELOST was set, then the
 657          * NVGPRs are restored. If we are here, it is likely that state is lost,
 658          * but not guaranteed -- neither ISA207 nor ISA300 tests to reach
 659          * here are the same as the test to restore NVGPRS:
 660          * PACA_THREAD_IDLE_STATE test for ISA207, PSSCR test for ISA300,
 661          * and SRR1 test for restoring NVGPRs.
 662          *
 663          * We are about to clobber NVGPRs now, so set NAPSTATELOST to
 664          * guarantee they will always be restored. This might be tightened
 665          * with careful reading of specs (particularly for ISA300) but this
 666          * is already a slow wakeup path and it's simpler to be safe.
 667          */
 668         li      r0,1
 669         stb     r0,PACA_NAPSTATELOST(r13)
 670
 671         /*
 672          *
 673          * Save SRR1 and LR in NVGPRs as they might be clobbered in
 674          * opal_call() (called in CHECK_HMI_INTERRUPT). SRR1 is required
 675          * to determine the wakeup reason if we branch to kvm_start_guest. LR
 676          * is required to return back to reset vector after hypervisor state
 677          * restore is complete.
 678          */
 679         mr      r19,r12
 680         mr      r18,r4
 681         mflr    r17
 682 BEGIN_FTR_SECTION
 683         CHECK_HMI_INTERRUPT
 684 END_FTR_SECTION_IFSET(CPU_FTR_HVMODE)
 685
 686         ld      r14,PACA_CORE_IDLE_STATE_PTR(r13)
 687         lbz     r7,PACA_THREAD_MASK(r13)
 688
 689         /*
 690          * Take the core lock to synchronize against other threads.
 691          *
 692          * Lock bit is set in one of the 2 cases-
 693          * a. In the sleep/winkle enter path, the last thread is executing
 694          * fastsleep workaround code.
 695          * b. In the wake up path, another thread is executing fastsleep
 696          * workaround undo code or resyncing timebase or restoring context
 697          * In either case loop until the lock bit is cleared.
 698          */
 699 1:
 700         lwarx   r15,0,r14
 701         andis.  r9,r15,PNV_CORE_IDLE_LOCK_BIT@h
 702         bnel-   core_idle_lock_held
 703         oris    r15,r15,PNV_CORE_IDLE_LOCK_BIT@h
 704         stwcx.  r15,0,r14
 705         bne-    1b
 706         isync
 707
 708         andi.   r9,r15,PNV_CORE_IDLE_THREAD_BITS
 709         cmpwi   cr2,r9,0
 710
 711         /*
 712          * At this stage
 713          * cr2 - eq if first thread to wakeup in core
 714          * cr3-  gt if waking up with partial/complete hypervisor state loss
 715          * ISA300:
 716          * cr4 - gt or eq if waking up from complete hypervisor state loss.
 717          */
 718
 719 BEGIN_FTR_SECTION
 720         /*
 721          * Were we in winkle?
 722          * If yes, check if all threads were in winkle, decrement our
 723          * winkle count, set all thread winkle bits if all were in winkle.
 724          * Check if our thread has a winkle bit set, and set cr4 accordingly
 725          * (to match ISA300, above). Pseudo-code for core idle state
 726          * transitions for ISA207 is as follows (everything happens atomically
 727          * due to store conditional and/or lock bit):
 728          *
 729          * nap_idle() { }
 730          * nap_wake() { }
 731          *
 732          * sleep_idle()
 733          * {
 734          *      core_idle_state &= ~thread_in_core
 735          * }
 736          *
 737          * sleep_wake()
 738          * {
 739          *     bool first_in_core, first_in_subcore;
 740          *
 741          *     first_in_core = (core_idle_state & IDLE_THREAD_BITS) == 0;
 742          *     first_in_subcore = (core_idle_state & SUBCORE_SIBLING_MASK) == 0;
 743          *
 744          *     core_idle_state |= thread_in_core;
 745          * }
 746          *
 747          * winkle_idle()
 748          * {
 749          *      core_idle_state &= ~thread_in_core;
 750          *      core_idle_state += 1 << WINKLE_COUNT_SHIFT;
 751          * }
 752          *
 753          * winkle_wake()
 754          * {
 755          *     bool first_in_core, first_in_subcore, winkle_state_lost;
 756          *
 757          *     first_in_core = (core_idle_state & IDLE_THREAD_BITS) == 0;
 758          *     first_in_subcore = (core_idle_state & SUBCORE_SIBLING_MASK) == 0;
 759          *
 760          *     core_idle_state |= thread_in_core;
 761          *
 762          *     if ((core_idle_state & WINKLE_MASK) == (8 << WINKLE_COUNT_SIHFT))
 763          *         core_idle_state |= THREAD_WINKLE_BITS;
 764          *     core_idle_state -= 1 << WINKLE_COUNT_SHIFT;
 765          *
 766          *     winkle_state_lost = core_idle_state &
 767          *                              (thread_in_core << WINKLE_THREAD_SHIFT);
 768          *     core_idle_state &= ~(thread_in_core << WINKLE_THREAD_SHIFT);
 769          * }
 770          *
 771          */
 772         cmpwi   r18,PNV_THREAD_WINKLE
 773         bne     2f
 774         andis.  r9,r15,PNV_CORE_IDLE_WINKLE_COUNT_ALL_BIT@h
 775         subis   r15,r15,PNV_CORE_IDLE_WINKLE_COUNT@h
 776         beq     2f
 777         ori     r15,r15,PNV_CORE_IDLE_THREAD_WINKLE_BITS /* all were winkle */
 778 2:
 779         /* Shift thread bit to winkle mask, then test if this thread is set,
 780          * and remove it from the winkle bits */
 781         slwi    r8,r7,8
 782         and     r8,r8,r15
 783         andc    r15,r15,r8
 784         cmpwi   cr4,r8,1 /* cr4 will be gt if our bit is set, lt if not */
 785
 786         lbz     r4,PACA_SUBCORE_SIBLING_MASK(r13)
 787         and     r4,r4,r15
 788         cmpwi   r4,0    /* Check if first in subcore */
 789
 790         or      r15,r15,r7              /* Set thread bit */
 791         beq     first_thread_in_subcore
 792 END_FTR_SECTION_IFCLR(CPU_FTR_ARCH_300)
 793
 794         or      r15,r15,r7              /* Set thread bit */
 795         beq     cr2,first_thread_in_core
 796
 797         /* Not first thread in core or subcore to wake up */
 798         b       clear_lock
 799
 800 first_thread_in_subcore:
 801         /*
 802          * If waking up from sleep, subcore state is not lost. Hence
 803          * skip subcore state restore
 804          */
 805         blt     cr4,subcore_state_restored
 806
 807         /* Restore per-subcore state */
 808         ld      r4,_SDR1(r1)
 809         mtspr   SPRN_SDR1,r4
 810
 811         ld      r4,_RPR(r1)
 812         mtspr   SPRN_RPR,r4
 813         ld      r4,_AMOR(r1)
 814         mtspr   SPRN_AMOR,r4
 815
 816 subcore_state_restored:
 817         /*
 818          * Check if the thread is also the first thread in the core. If not,
 819          * skip to clear_lock.
 820          */
 821         bne     cr2,clear_lock
 822
 823 first_thread_in_core:
 824
 825         /*
 826          * First thread in the core waking up from any state which can cause
 827          * partial or complete hypervisor state loss. It needs to
 828          * call the fastsleep workaround code if the platform requires it.
 829          * Call it unconditionally here. The below branch instruction will
 830          * be patched out if the platform does not have fastsleep or does not
 831          * require the workaround. Patching will be performed during the
 832          * discovery of idle-states.
 833          */
 834 .global pnv_fastsleep_workaround_at_exit
 835 pnv_fastsleep_workaround_at_exit:
 836         b       fastsleep_workaround_at_exit
 837
 838 timebase_resync:
 839         /*
 840          * Use cr3 which indicates that we are waking up with atleast partial
 841          * hypervisor state loss to determine if TIMEBASE RESYNC is needed.
 842          */
 843         ble     cr3,.Ltb_resynced
 844         /* Time base re-sync */
 845         bl      opal_resync_timebase;
 846         /*
 847          * If waking up from sleep (POWER8), per core state
 848          * is not lost, skip to clear_lock.
 849          */
 850 .Ltb_resynced:
 851         blt     cr4,clear_lock
 852
 853         /*
 854          * First thread in the core to wake up and its waking up with
 855          * complete hypervisor state loss. Restore per core hypervisor
 856          * state.
 857          */
 858 BEGIN_FTR_SECTION
 859         ld      r4,_PTCR(r1)
 860         mtspr   SPRN_PTCR,r4
 861         ld      r4,_RPR(r1)
 862         mtspr   SPRN_RPR,r4
 863         ld      r4,_AMOR(r1)
 864         mtspr   SPRN_AMOR,r4
 865 END_FTR_SECTION_IFSET(CPU_FTR_ARCH_300)
 866
 867         ld      r4,_TSCR(r1)
 868         mtspr   SPRN_TSCR,r4
 869         ld      r4,_WORC(r1)
 870         mtspr   SPRN_WORC,r4
 871
 872 clear_lock:
 873         xoris   r15,r15,PNV_CORE_IDLE_LOCK_BIT@h
 874         lwsync
 875         stw     r15,0(r14)
 876
 877 common_exit:
 878         /*
 879          * Common to all threads.
 880          *
 881          * If waking up from sleep, hypervisor state is not lost. Hence
 882          * skip hypervisor state restore.
 883          */
 884         blt     cr4,hypervisor_state_restored
 885
 886         /* Waking up from winkle */
 887
 888 BEGIN_MMU_FTR_SECTION
 889         b       no_segments
 890 END_MMU_FTR_SECTION_IFSET(MMU_FTR_TYPE_RADIX)
 891         /* Restore SLB  from PACA */
 892         ld      r8,PACA_SLBSHADOWPTR(r13)
 893
 894         .rept   SLB_NUM_BOLTED
 895         li      r3, SLBSHADOW_SAVEAREA
 896         LDX_BE  r5, r8, r3
 897         addi    r3, r3, 8
 898         LDX_BE  r6, r8, r3
 899         andis.  r7,r5,SLB_ESID_V@h
 900         beq     1f
 901         slbmte  r6,r5
 902 1:      addi    r8,r8,16
 903         .endr
 904 no_segments:
 905
 906         /* Restore per thread state */
 907
 908         ld      r4,_SPURR(r1)
 909         mtspr   SPRN_SPURR,r4
 910         ld      r4,_PURR(r1)
 911         mtspr   SPRN_PURR,r4
 912         ld      r4,_DSCR(r1)
 913         mtspr   SPRN_DSCR,r4
 914         ld      r4,_WORT(r1)
 915         mtspr   SPRN_WORT,r4
 916
 917         /* Call cur_cpu_spec->cpu_restore() */
 918         LOAD_REG_ADDR(r4, cur_cpu_spec)
 919         ld      r4,0(r4)
 920         ld      r12,CPU_SPEC_RESTORE(r4)
 921 #ifdef PPC64_ELF_ABI_v1
 922         ld      r12,0(r12)
 923 #endif
 924         mtctr   r12
 925         bctrl
 926
 927 /*
 928  * On POWER9, we can come here on wakeup from a cpuidle stop state.
 929  * Hence restore the additional SPRs to the saved value.
 930  *
 931  * On POWER8, we come here only on winkle. Since winkle is used
 932  * only in the case of CPU-Hotplug, we don't need to restore
 933  * the additional SPRs.
 934  */
 935 BEGIN_FTR_SECTION
 936         bl      power9_restore_additional_sprs
 937 END_FTR_SECTION_IFSET(CPU_FTR_ARCH_300)
 938 hypervisor_state_restored:
 939
 940         mr      r12,r19
 941         mtlr    r17
 942         blr             /* return to pnv_powersave_wakeup */
 943
 944 fastsleep_workaround_at_exit:
 945         li      r3,1
 946         li      r4,0
 947         bl      opal_config_cpu_idle_state
 948         b       timebase_resync
 949
 950 /*
 951  * R3 here contains the value that will be returned to the caller
 952  * of power7_nap.
 953  * R12 contains SRR1 for CHECK_HMI_INTERRUPT.
 954  */
 955 .global pnv_wakeup_loss
 956 pnv_wakeup_loss:
 957         ld      r1,PACAR1(r13)
 958 BEGIN_FTR_SECTION
 959         CHECK_HMI_INTERRUPT
 960 END_FTR_SECTION_IFSET(CPU_FTR_HVMODE)
 961         REST_NVGPRS(r1)
 962         REST_GPR(2, r1)
 963
 964 BEGIN_FTR_SECTION
 965         /* These regs were saved in pnv_powersave_common() */
 966         ld      r4, PNV_POWERSAVE_AMR(r1)
 967         ld      r5, PNV_POWERSAVE_IAMR(r1)
 968         ld      r6, PNV_POWERSAVE_UAMOR(r1)
 969         mtspr   SPRN_AMR, r4
 970         mtspr   SPRN_IAMR, r5
 971         mtspr   SPRN_UAMOR, r6
 972 BEGIN_FTR_SECTION_NESTED(42)
 973         ld      r7, PNV_POWERSAVE_AMOR(r1)
 974         mtspr   SPRN_AMOR, r7
 975 END_FTR_SECTION_NESTED_IFSET(CPU_FTR_HVMODE, 42)
 976         /*
 977          * We don't need an isync here after restoring IAMR because the upcoming
 978          * mtmsrd is execution synchronizing.
 979          */
 980 END_FTR_SECTION_IFSET(CPU_FTR_ARCH_207S)
 981
 982         ld      r4,PACAKMSR(r13)
 983         ld      r5,_LINK(r1)
 984         ld      r6,_CCR(r1)
 985         addi    r1,r1,INT_FRAME_SIZE
 986         mtlr    r5
 987         mtcr    r6
 988         mtmsrd  r4
 989         blr
 990
 991 /*
 992  * R3 here contains the value that will be returned to the caller
 993  * of power7_nap.
 994  * R12 contains SRR1 for CHECK_HMI_INTERRUPT.
 995  */
 996 pnv_wakeup_noloss:
 997         lbz     r0,PACA_NAPSTATELOST(r13)
 998         cmpwi   r0,0
 999         bne     pnv_wakeup_loss
1000         ld      r1,PACAR1(r13)
1001 BEGIN_FTR_SECTION
1002         CHECK_HMI_INTERRUPT
1003 END_FTR_SECTION_IFSET(CPU_FTR_HVMODE)
1004         ld      r4,PACAKMSR(r13)
1005         ld      r5,_NIP(r1)
1006         ld      r6,_CCR(r1)
1007         addi    r1,r1,INT_FRAME_SIZE
1008         mtlr    r5
1009         mtcr    r6
1010         mtmsrd  r4
1011         blr