arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *
  13  *  This file contains the low-level support and setup for the
  14  *  PowerPC platform, including trap and interrupt dispatch.
  15  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  16  *
  17  *  This program is free software; you can redistribute it and/or
  18  *  modify it under the terms of the GNU General Public License
  19  *  as published by the Free Software Foundation; either version
  20  *  2 of the License, or (at your option) any later version.
  21  *
  22  */
  23
  24 #include <linux/init.h>
  25 #include <asm/reg.h>
  26 #include <asm/page.h>
  27 #include <asm/mmu.h>
  28 #include <asm/pgtable.h>
  29 #include <asm/cputable.h>
  30 #include <asm/cache.h>
  31 #include <asm/thread_info.h>
  32 #include <asm/ppc_asm.h>
  33 #include <asm/asm-offsets.h>
  34 #include <asm/ptrace.h>
  35 #include <asm/bug.h>
  36 #include <asm/kvm_book3s_asm.h>
  37 #include <asm/export.h>
  38 #include <asm/feature-fixups.h>
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         __HEAD
  58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  59         .stabs  "head_32.S",N_SO,0,0,0f
  60 0:
  61 _ENTRY(_stext);
  62
  63 /*
  64  * _start is defined this way because the XCOFF loader in the OpenFirmware
  65  * on the powermac expects the entry point to be a procedure descriptor.
  66  */
  67 _ENTRY(_start);
  68         /*
  69          * These are here for legacy reasons, the kernel used to
  70          * need to look like a coff function entry for the pmac
  71          * but we're always started by some kind of bootloader now.
  72          *  -- Cort
  73          */
  74         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  75         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  76         nop
  77
  78 /* PMAC
  79  * Enter here with the kernel text, data and bss loaded starting at
  80  * 0, running with virtual == physical mapping.
  81  * r5 points to the prom entry point (the client interface handler
  82  * address).  Address translation is turned on, with the prom
  83  * managing the hash table.  Interrupts are disabled.  The stack
  84  * pointer (r1) points to just below the end of the half-meg region
  85  * from 0x380000 - 0x400000, which is mapped in already.
  86  *
  87  * If we are booted from MacOS via BootX, we enter with the kernel
  88  * image loaded somewhere, and the following values in registers:
  89  *  r3: 'BooX' (0x426f6f58)
  90  *  r4: virtual address of boot_infos_t
  91  *  r5: 0
  92  *
  93  * PREP
  94  * This is jumped to on prep systems right after the kernel is relocated
  95  * to its proper place in memory by the boot loader.  The expected layout
  96  * of the regs is:
  97  *   r3: ptr to residual data
  98  *   r4: initrd_start or if no initrd then 0
  99  *   r5: initrd_end - unused if r4 is 0
 100  *   r6: Start of command line string
 101  *   r7: End of command line string
 102  *
 103  * This just gets a minimal mmu environment setup so we can call
 104  * start_here() to do the real work.
 105  * -- Cort
 106  */
 107
 108         .globl  __start
 109 __start:
 110 /*
 111  * We have to do any OF calls before we map ourselves to KERNELBASE,
 112  * because OF may have I/O devices mapped into that area
 113  * (particularly on CHRP).
 114  */
 115         cmpwi   0,r5,0
 116         beq     1f
 117
 118 #ifdef CONFIG_PPC_OF_BOOT_TRAMPOLINE
 119         /* find out where we are now */
 120         bcl     20,31,$+4
 121 0:      mflr    r8                      /* r8 = runtime addr here */
 122         addis   r8,r8,(_stext - 0b)@ha
 123         addi    r8,r8,(_stext - 0b)@l   /* current runtime base addr */
 124         bl      prom_init
 125 #endif /* CONFIG_PPC_OF_BOOT_TRAMPOLINE */
 126
 127         /* We never return. We also hit that trap if trying to boot
 128          * from OF while CONFIG_PPC_OF_BOOT_TRAMPOLINE isn't selected */
 129         trap
 130
 131 /*
 132  * Check for BootX signature when supporting PowerMac and branch to
 133  * appropriate trampoline if it's present
 134  */
 135 #ifdef CONFIG_PPC_PMAC
 136 1:      lis     r31,0x426f
 137         ori     r31,r31,0x6f58
 138         cmpw    0,r3,r31
 139         bne     1f
 140         bl      bootx_init
 141         trap
 142 #endif /* CONFIG_PPC_PMAC */
 143
 144 1:      mr      r31,r3                  /* save device tree ptr */
 145         li      r24,0                   /* cpu # */
 146
 147 /*
 148  * early_init() does the early machine identification and does
 149  * the necessary low-level setup and clears the BSS
 150  *  -- Cort <cort@fsmlabs.com>
 151  */
 152         bl      early_init
 153
 154 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 155  * the physical address we are running at, returned by early_init()
 156  */
 157         bl      mmu_off
 158 __after_mmu_off:
 159         bl      clear_bats
 160         bl      flush_tlbs
 161
 162         bl      initial_bats
 163 #if defined(CONFIG_BOOTX_TEXT)
 164         bl      setup_disp_bat
 165 #endif
 166 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
 167         bl      setup_cpm_bat
 168 #endif
 169 #ifdef CONFIG_PPC_EARLY_DEBUG_USBGECKO
 170         bl      setup_usbgecko_bat
 171 #endif
 172
 173 /*
 174  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 175  */
 176         bl      reloc_offset
 177         li      r24,0                   /* cpu# */
 178         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 179 #ifdef CONFIG_6xx
 180         bl      reloc_offset
 181         bl      init_idle_6xx
 182 #endif /* CONFIG_6xx */
 183
 184
 185 /*
 186  * We need to run with _start at physical address 0.
 187  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 188  * the exception vectors at 0 (and therefore this copy
 189  * overwrites OF's exception vectors with our own).
 190  * The MMU is off at this point.
 191  */
 192         bl      reloc_offset
 193         mr      r26,r3
 194         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 195         lis     r5,PHYSICAL_START@h
 196         cmplw   0,r4,r5                 /* already running at PHYSICAL_START? */
 197         bne     relocate_kernel
 198 /*
 199  * we now have the 1st 16M of ram mapped with the bats.
 200  * prep needs the mmu to be turned on here, but pmac already has it on.
 201  * this shouldn't bother the pmac since it just gets turned on again
 202  * as we jump to our code at KERNELBASE. -- Cort
 203  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 204  * off, and in other cases, we now turn it off before changing BATs above.
 205  */
 206 turn_on_mmu:
 207         mfmsr   r0
 208         ori     r0,r0,MSR_DR|MSR_IR
 209         mtspr   SPRN_SRR1,r0
 210         lis     r0,start_here@h
 211         ori     r0,r0,start_here@l
 212         mtspr   SPRN_SRR0,r0
 213         SYNC
 214         RFI                             /* enables MMU */
 215
 216 /*
 217  * We need __secondary_hold as a place to hold the other cpus on
 218  * an SMP machine, even when we are running a UP kernel.
 219  */
 220         . = 0xc0                        /* for prep bootloader */
 221         li      r3,1                    /* MTX only has 1 cpu */
 222         .globl  __secondary_hold
 223 __secondary_hold:
 224         /* tell the master we're here */
 225         stw     r3,__secondary_hold_acknowledge@l(0)
 226 #ifdef CONFIG_SMP
 227 100:    lwz     r4,0(0)
 228         /* wait until we're told to start */
 229         cmpw    0,r4,r3
 230         bne     100b
 231         /* our cpu # was at addr 0 - go */
 232         mr      r24,r3                  /* cpu # */
 233         b       __secondary_start
 234 #else
 235         b       .
 236 #endif /* CONFIG_SMP */
 237
 238         .globl  __secondary_hold_spinloop
 239 __secondary_hold_spinloop:
 240         .long   0
 241         .globl  __secondary_hold_acknowledge
 242 __secondary_hold_acknowledge:
 243         .long   -1
 244
 245 /*
 246  * Exception entry code.  This code runs with address translation
 247  * turned off, i.e. using physical addresses.
 248  * We assume sprg3 has the physical address of the current
 249  * task's thread_struct.
 250  */
 251 #define EXCEPTION_PROLOG        \
 252         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 253         mtspr   SPRN_SPRG_SCRATCH1,r11; \
 254         mfcr    r10;            \
 255         EXCEPTION_PROLOG_1;     \
 256         EXCEPTION_PROLOG_2
 257
 258 #define EXCEPTION_PROLOG_1      \
 259         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 260         andi.   r11,r11,MSR_PR; \
 261         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 262         beq     1f;             \
 263         mfspr   r11,SPRN_SPRG_THREAD;   \
 264         lwz     r11,THREAD_INFO-THREAD(r11);    \
 265         addi    r11,r11,THREAD_SIZE;    \
 266         tophys(r11,r11);        \
 267 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 268
 269
 270 #define EXCEPTION_PROLOG_2      \
 271         stw     r10,_CCR(r11);          /* save registers */ \
 272         stw     r12,GPR12(r11); \
 273         stw     r9,GPR9(r11);   \
 274         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 275         stw     r10,GPR10(r11); \
 276         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 277         stw     r12,GPR11(r11); \
 278         mflr    r10;            \
 279         stw     r10,_LINK(r11); \
 280         mfspr   r12,SPRN_SRR0;  \
 281         mfspr   r9,SPRN_SRR1;   \
 282         stw     r1,GPR1(r11);   \
 283         stw     r1,0(r11);      \
 284         tovirt(r1,r11);                 /* set new kernel sp */ \
 285         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 286         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 287         stw     r0,GPR0(r11);   \
 288         lis     r10,STACK_FRAME_REGS_MARKER@ha; /* exception frame marker */ \
 289         addi    r10,r10,STACK_FRAME_REGS_MARKER@l; \
 290         stw     r10,8(r11);     \
 291         SAVE_4GPRS(3, r11);     \
 292         SAVE_2GPRS(7, r11)
 293
 294 /*
 295  * Note: code which follows this uses cr0.eq (set if from kernel),
 296  * r11, r12 (SRR0), and r9 (SRR1).
 297  *
 298  * Note2: once we have set r1 we are in a position to take exceptions
 299  * again, and we could thus set MSR:RI at that point.
 300  */
 301
 302 /*
 303  * Exception vectors.
 304  */
 305 #define EXCEPTION(n, label, hdlr, xfer)         \
 306         . = n;                                  \
 307         DO_KVM n;                               \
 308 label:                                          \
 309         EXCEPTION_PROLOG;                       \
 310         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 311         xfer(n, hdlr)
 312
 313 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 314         li      r10,trap;                                       \
 315         stw     r10,_TRAP(r11);                                 \
 316         li      r10,MSR_KERNEL;                                 \
 317         copyee(r10, r9);                                        \
 318         bl      tfer;                                           \
 319 i##n:                                                           \
 320         .long   hdlr;                                           \
 321         .long   ret
 322
 323 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 324 #define NOCOPY(d, s)
 325
 326 #define EXC_XFER_STD(n, hdlr)           \
 327         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 328                           ret_from_except_full)
 329
 330 #define EXC_XFER_LITE(n, hdlr)          \
 331         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 332                           ret_from_except)
 333
 334 #define EXC_XFER_EE(n, hdlr)            \
 335         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 336                           ret_from_except_full)
 337
 338 #define EXC_XFER_EE_LITE(n, hdlr)       \
 339         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 340                           ret_from_except)
 341
 342 /* System reset */
 343 /* core99 pmac starts the seconary here by changing the vector, and
 344    putting it back to what it was (unknown_exception) when done.  */
 345         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 346
 347 /* Machine check */
 348 /*
 349  * On CHRP, this is complicated by the fact that we could get a
 350  * machine check inside RTAS, and we have no guarantee that certain
 351  * critical registers will have the values we expect.  The set of
 352  * registers that might have bad values includes all the GPRs
 353  * and all the BATs.  We indicate that we are in RTAS by putting
 354  * a non-zero value, the address of the exception frame to use,
 355  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 356  * value if it is non-zero.  If we ever needed to free up SPRG2,
 357  * we could use a field in the thread_info or thread_struct instead.
 358  * (Other exception handlers assume that r1 is a valid kernel stack
 359  * pointer when we take an exception from supervisor mode.)
 360  *      -- paulus.
 361  */
 362         . = 0x200
 363         DO_KVM  0x200
 364         mtspr   SPRN_SPRG_SCRATCH0,r10
 365         mtspr   SPRN_SPRG_SCRATCH1,r11
 366         mfcr    r10
 367 #ifdef CONFIG_PPC_CHRP
 368         mfspr   r11,SPRN_SPRG_RTAS
 369         cmpwi   0,r11,0
 370         bne     7f
 371 #endif /* CONFIG_PPC_CHRP */
 372         EXCEPTION_PROLOG_1
 373 7:      EXCEPTION_PROLOG_2
 374         addi    r3,r1,STACK_FRAME_OVERHEAD
 375 #ifdef CONFIG_PPC_CHRP
 376         mfspr   r4,SPRN_SPRG_RTAS
 377         cmpwi   cr1,r4,0
 378         bne     cr1,1f
 379 #endif
 380         EXC_XFER_STD(0x200, machine_check_exception)
 381 #ifdef CONFIG_PPC_CHRP
 382 1:      b       machine_check_in_rtas
 383 #endif
 384
 385 /* Data access exception. */
 386         . = 0x300
 387         DO_KVM  0x300
 388 DataAccess:
 389         EXCEPTION_PROLOG
 390         mfspr   r10,SPRN_DSISR
 391         stw     r10,_DSISR(r11)
 392         andis.  r0,r10,(DSISR_BAD_FAULT_32S|DSISR_DABRMATCH)@h
 393         bne     1f                      /* if not, try to put a PTE */
 394         mfspr   r4,SPRN_DAR             /* into the hash table */
 395         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 396         bl      hash_page
 397 1:      lwz     r5,_DSISR(r11)          /* get DSISR value */
 398         mfspr   r4,SPRN_DAR
 399         EXC_XFER_LITE(0x300, handle_page_fault)
 400
 401
 402 /* Instruction access exception. */
 403         . = 0x400
 404         DO_KVM  0x400
 405 InstructionAccess:
 406         EXCEPTION_PROLOG
 407         andis.  r0,r9,SRR1_ISI_NOPT@h   /* no pte found? */
 408         beq     1f                      /* if so, try to put a PTE */
 409         li      r3,0                    /* into the hash table */
 410         mr      r4,r12                  /* SRR0 is fault address */
 411         bl      hash_page
 412 1:      mr      r4,r12
 413         andis.  r5,r9,DSISR_SRR1_MATCH_32S@h /* Filter relevant SRR1 bits */
 414         EXC_XFER_LITE(0x400, handle_page_fault)
 415
 416 /* External interrupt */
 417         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 418
 419 /* Alignment exception */
 420         . = 0x600
 421         DO_KVM  0x600
 422 Alignment:
 423         EXCEPTION_PROLOG
 424         mfspr   r4,SPRN_DAR
 425         stw     r4,_DAR(r11)
 426         mfspr   r5,SPRN_DSISR
 427         stw     r5,_DSISR(r11)
 428         addi    r3,r1,STACK_FRAME_OVERHEAD
 429         EXC_XFER_EE(0x600, alignment_exception)
 430
 431 /* Program check exception */
 432         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 433
 434 /* Floating-point unavailable */
 435         . = 0x800
 436         DO_KVM  0x800
 437 FPUnavailable:
 438 BEGIN_FTR_SECTION
 439 /*
 440  * Certain Freescale cores don't have a FPU and treat fp instructions
 441  * as a FP Unavailable exception.  Redirect to illegal/emulation handling.
 442  */
 443         b       ProgramCheck
 444 END_FTR_SECTION_IFSET(CPU_FTR_FPU_UNAVAILABLE)
 445         EXCEPTION_PROLOG
 446         beq     1f
 447         bl      load_up_fpu             /* if from user, just load it up */
 448         b       fast_exception_return
 449 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 450         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 451
 452 /* Decrementer */
 453         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 454
 455         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 456         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 457
 458 /* System call */
 459         . = 0xc00
 460         DO_KVM  0xc00
 461 SystemCall:
 462         EXCEPTION_PROLOG
 463         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 464
 465 /* Single step - not used on 601 */
 466         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 467         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 468
 469 /*
 470  * The Altivec unavailable trap is at 0x0f20.  Foo.
 471  * We effectively remap it to 0x3000.
 472  * We include an altivec unavailable exception vector even if
 473  * not configured for Altivec, so that you can't panic a
 474  * non-altivec kernel running on a machine with altivec just
 475  * by executing an altivec instruction.
 476  */
 477         . = 0xf00
 478         DO_KVM  0xf00
 479         b       PerformanceMonitor
 480
 481         . = 0xf20
 482         DO_KVM  0xf20
 483         b       AltiVecUnavailable
 484
 485 /*
 486  * Handle TLB miss for instruction on 603/603e.
 487  * Note: we get an alternate set of r0 - r3 to use automatically.
 488  */
 489         . = 0x1000
 490 InstructionTLBMiss:
 491 /*
 492  * r0:  scratch
 493  * r1:  linux style pte ( later becomes ppc hardware pte )
 494  * r2:  ptr to linux-style pte
 495  * r3:  scratch
 496  */
 497         /* Get PTE (linux-style) and check access */
 498         mfspr   r3,SPRN_IMISS
 499         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 500         cmplw   0,r1,r3
 501         mfspr   r2,SPRN_SPRG_THREAD
 502         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 503         lwz     r2,PGDIR(r2)
 504         bge-    112f
 505         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 506         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 507         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 508         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 509 112:    tophys(r2,r2)
 510         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 511         lwz     r2,0(r2)                /* get pmd entry */
 512         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 513         beq-    InstructionAddressInvalid       /* return if no mapping */
 514         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 515         lwz     r0,0(r2)                /* get linux-style pte */
 516         andc.   r1,r1,r0                /* check access & ~permission */
 517         bne-    InstructionAddressInvalid /* return if access not permitted */
 518         ori     r0,r0,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 519         /*
 520          * NOTE! We are assuming this is not an SMP system, otherwise
 521          * we would need to update the pte atomically with lwarx/stwcx.
 522          */
 523         stw     r0,0(r2)                /* update PTE (accessed bit) */
 524         /* Convert linux-style PTE to low word of PPC-style PTE */
 525         rlwinm  r1,r0,32-10,31,31       /* _PAGE_RW -> PP lsb */
 526         rlwinm  r2,r0,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 527         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 528         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 529         rlwimi  r0,r0,32-1,31,31        /* _PAGE_USER -> PP lsb */
 530         ori     r1,r1,0xe04             /* clear out reserved bits */
 531         andc    r1,r0,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 532 BEGIN_FTR_SECTION
 533         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 534 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 535         mtspr   SPRN_RPA,r1
 536         tlbli   r3
 537         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 538         mtcrf   0x80,r3
 539         rfi
 540 InstructionAddressInvalid:
 541         mfspr   r3,SPRN_SRR1
 542         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 543
 544         addis   r1,r1,0x2000
 545         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 546         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 547         or      r2,r2,r1
 548         mtspr   SPRN_SRR1,r2
 549         mfspr   r1,SPRN_IMISS   /* Get failing address */
 550         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 551         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 552         xor     r1,r1,r2
 553         mtspr   SPRN_DAR,r1     /* Set fault address */
 554         mfmsr   r0              /* Restore "normal" registers */
 555         xoris   r0,r0,MSR_TGPR>>16
 556         mtcrf   0x80,r3         /* Restore CR0 */
 557         mtmsr   r0
 558         b       InstructionAccess
 559
 560 /*
 561  * Handle TLB miss for DATA Load operation on 603/603e
 562  */
 563         . = 0x1100
 564 DataLoadTLBMiss:
 565 /*
 566  * r0:  scratch
 567  * r1:  linux style pte ( later becomes ppc hardware pte )
 568  * r2:  ptr to linux-style pte
 569  * r3:  scratch
 570  */
 571         /* Get PTE (linux-style) and check access */
 572         mfspr   r3,SPRN_DMISS
 573         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 574         cmplw   0,r1,r3
 575         mfspr   r2,SPRN_SPRG_THREAD
 576         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 577         lwz     r2,PGDIR(r2)
 578         bge-    112f
 579         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 580         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 581         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 582         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 583 112:    tophys(r2,r2)
 584         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 585         lwz     r2,0(r2)                /* get pmd entry */
 586         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 587         beq-    DataAddressInvalid      /* return if no mapping */
 588         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 589         lwz     r0,0(r2)                /* get linux-style pte */
 590         andc.   r1,r1,r0                /* check access & ~permission */
 591         bne-    DataAddressInvalid      /* return if access not permitted */
 592         ori     r0,r0,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 593         /*
 594          * NOTE! We are assuming this is not an SMP system, otherwise
 595          * we would need to update the pte atomically with lwarx/stwcx.
 596          */
 597         stw     r0,0(r2)                /* update PTE (accessed bit) */
 598         /* Convert linux-style PTE to low word of PPC-style PTE */
 599         rlwinm  r1,r0,32-10,31,31       /* _PAGE_RW -> PP lsb */
 600         rlwinm  r2,r0,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 601         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 602         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 603         rlwimi  r0,r0,32-1,31,31        /* _PAGE_USER -> PP lsb */
 604         ori     r1,r1,0xe04             /* clear out reserved bits */
 605         andc    r1,r0,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 606 BEGIN_FTR_SECTION
 607         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 608 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 609         mtspr   SPRN_RPA,r1
 610         mfspr   r2,SPRN_SRR1            /* Need to restore CR0 */
 611         mtcrf   0x80,r2
 612 BEGIN_MMU_FTR_SECTION
 613         li      r0,1
 614         mfspr   r1,SPRN_SPRG_603_LRU
 615         rlwinm  r2,r3,20,27,31          /* Get Address bits 15:19 */
 616         slw     r0,r0,r2
 617         xor     r1,r0,r1
 618         srw     r0,r1,r2
 619         mtspr   SPRN_SPRG_603_LRU,r1
 620         mfspr   r2,SPRN_SRR1
 621         rlwimi  r2,r0,31-14,14,14
 622         mtspr   SPRN_SRR1,r2
 623 END_MMU_FTR_SECTION_IFSET(MMU_FTR_NEED_DTLB_SW_LRU)
 624         tlbld   r3
 625         rfi
 626 DataAddressInvalid:
 627         mfspr   r3,SPRN_SRR1
 628         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 629         addis   r1,r1,0x2000
 630         mtspr   SPRN_DSISR,r1
 631         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 632         mtspr   SPRN_SRR1,r2
 633         mfspr   r1,SPRN_DMISS   /* Get failing address */
 634         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 635         beq     20f             /* Jump if big endian */
 636         xori    r1,r1,3
 637 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 638         mfmsr   r0              /* Restore "normal" registers */
 639         xoris   r0,r0,MSR_TGPR>>16
 640         mtcrf   0x80,r3         /* Restore CR0 */
 641         mtmsr   r0
 642         b       DataAccess
 643
 644 /*
 645  * Handle TLB miss for DATA Store on 603/603e
 646  */
 647         . = 0x1200
 648 DataStoreTLBMiss:
 649 /*
 650  * r0:  scratch
 651  * r1:  linux style pte ( later becomes ppc hardware pte )
 652  * r2:  ptr to linux-style pte
 653  * r3:  scratch
 654  */
 655         /* Get PTE (linux-style) and check access */
 656         mfspr   r3,SPRN_DMISS
 657         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 658         cmplw   0,r1,r3
 659         mfspr   r2,SPRN_SPRG_THREAD
 660         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 661         lwz     r2,PGDIR(r2)
 662         bge-    112f
 663         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 664         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 665         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 666         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 667 112:    tophys(r2,r2)
 668         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 669         lwz     r2,0(r2)                /* get pmd entry */
 670         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 671         beq-    DataAddressInvalid      /* return if no mapping */
 672         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 673         lwz     r0,0(r2)                /* get linux-style pte */
 674         andc.   r1,r1,r0                /* check access & ~permission */
 675         bne-    DataAddressInvalid      /* return if access not permitted */
 676         ori     r0,r0,_PAGE_ACCESSED|_PAGE_DIRTY
 677         /*
 678          * NOTE! We are assuming this is not an SMP system, otherwise
 679          * we would need to update the pte atomically with lwarx/stwcx.
 680          */
 681         stw     r0,0(r2)                /* update PTE (accessed/dirty bits) */
 682         /* Convert linux-style PTE to low word of PPC-style PTE */
 683         rlwimi  r0,r0,32-1,30,30        /* _PAGE_USER -> PP msb */
 684         li      r1,0xe05                /* clear out reserved bits & PP lsb */
 685         andc    r1,r0,r1                /* PP = user? 2: 0 */
 686 BEGIN_FTR_SECTION
 687         rlwinm  r1,r1,0,~_PAGE_COHERENT /* clear M (coherence not required) */
 688 END_FTR_SECTION_IFCLR(CPU_FTR_NEED_COHERENT)
 689         mtspr   SPRN_RPA,r1
 690         mfspr   r2,SPRN_SRR1            /* Need to restore CR0 */
 691         mtcrf   0x80,r2
 692 BEGIN_MMU_FTR_SECTION
 693         li      r0,1
 694         mfspr   r1,SPRN_SPRG_603_LRU
 695         rlwinm  r2,r3,20,27,31          /* Get Address bits 15:19 */
 696         slw     r0,r0,r2
 697         xor     r1,r0,r1
 698         srw     r0,r1,r2
 699         mtspr   SPRN_SPRG_603_LRU,r1
 700         mfspr   r2,SPRN_SRR1
 701         rlwimi  r2,r0,31-14,14,14
 702         mtspr   SPRN_SRR1,r2
 703 END_MMU_FTR_SECTION_IFSET(MMU_FTR_NEED_DTLB_SW_LRU)
 704         tlbld   r3
 705         rfi
 706
 707 #ifndef CONFIG_ALTIVEC
 708 #define altivec_assist_exception        unknown_exception
 709 #endif
 710
 711         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 712         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 713         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 714         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 715         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 716         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 717         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 718         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 719         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 720         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 721         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 722         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 723         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 724         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 725         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 726         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 727         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 728         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 729         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 730         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 731         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 732         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 733         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 734         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 735         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 736         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 737         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 738         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 739         EXCEPTION(0x2f00, Trap_2f, unknown_exception, EXC_XFER_EE)
 740
 741         . = 0x3000
 742
 743 AltiVecUnavailable:
 744         EXCEPTION_PROLOG
 745 #ifdef CONFIG_ALTIVEC
 746         beq     1f
 747         bl      load_up_altivec         /* if from user, just load it up */
 748         b       fast_exception_return
 749 #endif /* CONFIG_ALTIVEC */
 750 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 751         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 752
 753 PerformanceMonitor:
 754         EXCEPTION_PROLOG
 755         addi    r3,r1,STACK_FRAME_OVERHEAD
 756         EXC_XFER_STD(0xf00, performance_monitor_exception)
 757
 758
 759 /*
 760  * This code is jumped to from the startup code to copy
 761  * the kernel image to physical address PHYSICAL_START.
 762  */
 763 relocate_kernel:
 764         addis   r9,r26,klimit@ha        /* fetch klimit */
 765         lwz     r25,klimit@l(r9)
 766         addis   r25,r25,-KERNELBASE@h
 767         lis     r3,PHYSICAL_START@h     /* Destination base address */
 768         li      r6,0                    /* Destination offset */
 769         li      r5,0x4000               /* # bytes of memory to copy */
 770         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 771         addi    r0,r3,4f@l              /* jump to the address of 4f */
 772         mtctr   r0                      /* in copy and do the rest. */
 773         bctr                            /* jump to the copy */
 774 4:      mr      r5,r25
 775         bl      copy_and_flush          /* copy the rest */
 776         b       turn_on_mmu
 777
 778 /*
 779  * Copy routine used to copy the kernel to start at physical address 0
 780  * and flush and invalidate the caches as needed.
 781  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 782  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 783  */
 784 _ENTRY(copy_and_flush)
 785         addi    r5,r5,-4
 786         addi    r6,r6,-4
 787 4:      li      r0,L1_CACHE_BYTES/4
 788         mtctr   r0
 789 3:      addi    r6,r6,4                 /* copy a cache line */
 790         lwzx    r0,r6,r4
 791         stwx    r0,r6,r3
 792         bdnz    3b
 793         dcbst   r6,r3                   /* write it to memory */
 794         sync
 795         icbi    r6,r3                   /* flush the icache line */
 796         cmplw   0,r6,r5
 797         blt     4b
 798         sync                            /* additional sync needed on g4 */
 799         isync
 800         addi    r5,r5,4
 801         addi    r6,r6,4
 802         blr
 803
 804 #ifdef CONFIG_SMP
 805         .globl __secondary_start_mpc86xx
 806 __secondary_start_mpc86xx:
 807         mfspr   r3, SPRN_PIR
 808         stw     r3, __secondary_hold_acknowledge@l(0)
 809         mr      r24, r3                 /* cpu # */
 810         b       __secondary_start
 811
 812         .globl  __secondary_start_pmac_0
 813 __secondary_start_pmac_0:
 814         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 815         li      r24,0
 816         b       1f
 817         li      r24,1
 818         b       1f
 819         li      r24,2
 820         b       1f
 821         li      r24,3
 822 1:
 823         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 824            set to map the 0xf0000000 - 0xffffffff region */
 825         mfmsr   r0
 826         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 827         SYNC
 828         mtmsr   r0
 829         isync
 830
 831         .globl  __secondary_start
 832 __secondary_start:
 833         /* Copy some CPU settings from CPU 0 */
 834         bl      __restore_cpu_setup
 835
 836         lis     r3,-KERNELBASE@h
 837         mr      r4,r24
 838         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 839 #ifdef CONFIG_6xx
 840         lis     r3,-KERNELBASE@h
 841         bl      init_idle_6xx
 842 #endif /* CONFIG_6xx */
 843
 844         /* get current_thread_info and current */
 845         lis     r1,secondary_ti@ha
 846         tophys(r1,r1)
 847         lwz     r1,secondary_ti@l(r1)
 848         tophys(r2,r1)
 849         lwz     r2,TI_TASK(r2)
 850
 851         /* stack */
 852         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 853         li      r0,0
 854         tophys(r3,r1)
 855         stw     r0,0(r3)
 856
 857         /* load up the MMU */
 858         bl      load_up_mmu
 859
 860         /* ptr to phys current thread */
 861         tophys(r4,r2)
 862         addi    r4,r4,THREAD    /* phys address of our thread_struct */
 863         mtspr   SPRN_SPRG_THREAD,r4
 864         li      r3,0
 865         mtspr   SPRN_SPRG_RTAS,r3       /* 0 => not in RTAS */
 866
 867         /* enable MMU and jump to start_secondary */
 868         li      r4,MSR_KERNEL
 869         lis     r3,start_secondary@h
 870         ori     r3,r3,start_secondary@l
 871         mtspr   SPRN_SRR0,r3
 872         mtspr   SPRN_SRR1,r4
 873         SYNC
 874         RFI
 875 #endif /* CONFIG_SMP */
 876
 877 #ifdef CONFIG_KVM_BOOK3S_HANDLER
 878 #include "../kvm/book3s_rmhandlers.S"
 879 #endif
 880
 881 /*
 882  * Those generic dummy functions are kept for CPUs not
 883  * included in CONFIG_6xx
 884  */
 885 #if !defined(CONFIG_6xx)
 886 _ENTRY(__save_cpu_setup)
 887         blr
 888 _ENTRY(__restore_cpu_setup)
 889         blr
 890 #endif /* !defined(CONFIG_6xx) */
 891
 892
 893 /*
 894  * Load stuff into the MMU.  Intended to be called with
 895  * IR=0 and DR=0.
 896  */
 897 load_up_mmu:
 898         sync                    /* Force all PTE updates to finish */
 899         isync
 900         tlbia                   /* Clear all TLB entries */
 901         sync                    /* wait for tlbia/tlbie to finish */
 902         TLBSYNC                 /* ... on all CPUs */
 903         /* Load the SDR1 register (hash table base & size) */
 904         lis     r6,_SDR1@ha
 905         tophys(r6,r6)
 906         lwz     r6,_SDR1@l(r6)
 907         mtspr   SPRN_SDR1,r6
 908         li      r0,16           /* load up segment register values */
 909         mtctr   r0              /* for context 0 */
 910         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
 911         li      r4,0
 912 3:      mtsrin  r3,r4
 913         addi    r3,r3,0x111     /* increment VSID */
 914         addis   r4,r4,0x1000    /* address of next segment */
 915         bdnz    3b
 916
 917 /* Load the BAT registers with the values set up by MMU_init.
 918    MMU_init takes care of whether we're on a 601 or not. */
 919         mfpvr   r3
 920         srwi    r3,r3,16
 921         cmpwi   r3,1
 922         lis     r3,BATS@ha
 923         addi    r3,r3,BATS@l
 924         tophys(r3,r3)
 925         LOAD_BAT(0,r3,r4,r5)
 926         LOAD_BAT(1,r3,r4,r5)
 927         LOAD_BAT(2,r3,r4,r5)
 928         LOAD_BAT(3,r3,r4,r5)
 929 BEGIN_MMU_FTR_SECTION
 930         LOAD_BAT(4,r3,r4,r5)
 931         LOAD_BAT(5,r3,r4,r5)
 932         LOAD_BAT(6,r3,r4,r5)
 933         LOAD_BAT(7,r3,r4,r5)
 934 END_MMU_FTR_SECTION_IFSET(MMU_FTR_USE_HIGH_BATS)
 935         blr
 936
 937 /*
 938  * This is where the main kernel code starts.
 939  */
 940 start_here:
 941         /* ptr to current */
 942         lis     r2,init_task@h
 943         ori     r2,r2,init_task@l
 944         /* Set up for using our exception vectors */
 945         /* ptr to phys current thread */
 946         tophys(r4,r2)
 947         addi    r4,r4,THREAD    /* init task's THREAD */
 948         mtspr   SPRN_SPRG_THREAD,r4
 949         li      r3,0
 950         mtspr   SPRN_SPRG_RTAS,r3       /* 0 => not in RTAS */
 951
 952         /* stack */
 953         lis     r1,init_thread_union@ha
 954         addi    r1,r1,init_thread_union@l
 955         li      r0,0
 956         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 957 /*
 958  * Do early platform-specific initialization,
 959  * and set up the MMU.
 960  */
 961         li      r3,0
 962         mr      r4,r31
 963         bl      machine_init
 964         bl      __save_cpu_setup
 965         bl      MMU_init
 966
 967 /*
 968  * Go back to running unmapped so we can load up new values
 969  * for SDR1 (hash table pointer) and the segment registers
 970  * and change to using our exception vectors.
 971  */
 972         lis     r4,2f@h
 973         ori     r4,r4,2f@l
 974         tophys(r4,r4)
 975         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 976         mtspr   SPRN_SRR0,r4
 977         mtspr   SPRN_SRR1,r3
 978         SYNC
 979         RFI
 980 /* Load up the kernel context */
 981 2:      bl      load_up_mmu
 982
 983 #ifdef CONFIG_BDI_SWITCH
 984         /* Add helper information for the Abatron bdiGDB debugger.
 985          * We do this here because we know the mmu is disabled, and
 986          * will be enabled for real in just a few instructions.
 987          */
 988         lis     r5, abatron_pteptrs@h
 989         ori     r5, r5, abatron_pteptrs@l
 990         stw     r5, 0xf0(0)     /* This much match your Abatron config */
 991         lis     r6, swapper_pg_dir@h
 992         ori     r6, r6, swapper_pg_dir@l
 993         tophys(r5, r5)
 994         stw     r6, 0(r5)
 995 #endif /* CONFIG_BDI_SWITCH */
 996
 997 /* Now turn on the MMU for real! */
 998         li      r4,MSR_KERNEL
 999         lis     r3,start_kernel@h
1000         ori     r3,r3,start_kernel@l
1001         mtspr   SPRN_SRR0,r3
1002         mtspr   SPRN_SRR1,r4
1003         SYNC
1004         RFI
1005
1006 /*
1007  * void switch_mmu_context(struct mm_struct *prev, struct mm_struct *next);
1008  *
1009  * Set up the segment registers for a new context.
1010  */
1011 _ENTRY(switch_mmu_context)
1012         lwz     r3,MMCONTEXTID(r4)
1013         cmpwi   cr0,r3,0
1014         blt-    4f
1015         mulli   r3,r3,897       /* multiply context by skew factor */
1016         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1017         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1018         li      r0,NUM_USER_SEGMENTS
1019         mtctr   r0
1020
1021 #ifdef CONFIG_BDI_SWITCH
1022         /* Context switch the PTE pointer for the Abatron BDI2000.
1023          * The PGDIR is passed as second argument.
1024          */
1025         lwz     r4,MM_PGD(r4)
1026         lis     r5, KERNELBASE@h
1027         lwz     r5, 0xf0(r5)
1028         stw     r4, 0x4(r5)
1029 #endif
1030         li      r4,0
1031         isync
1032 3:
1033         mtsrin  r3,r4
1034         addi    r3,r3,0x111     /* next VSID */
1035         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1036         addis   r4,r4,0x1000    /* address of next segment */
1037         bdnz    3b
1038         sync
1039         isync
1040         blr
1041 4:      trap
1042         EMIT_BUG_ENTRY 4b,__FILE__,__LINE__,0
1043         blr
1044 EXPORT_SYMBOL(switch_mmu_context)
1045
1046 /*
1047  * An undocumented "feature" of 604e requires that the v bit
1048  * be cleared before changing BAT values.
1049  *
1050  * Also, newer IBM firmware does not clear bat3 and 4 so
1051  * this makes sure it's done.
1052  *  -- Cort
1053  */
1054 clear_bats:
1055         li      r10,0
1056         mfspr   r9,SPRN_PVR
1057         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1058         cmpwi   r9, 1
1059         beq     1f
1060
1061         mtspr   SPRN_DBAT0U,r10
1062         mtspr   SPRN_DBAT0L,r10
1063         mtspr   SPRN_DBAT1U,r10
1064         mtspr   SPRN_DBAT1L,r10
1065         mtspr   SPRN_DBAT2U,r10
1066         mtspr   SPRN_DBAT2L,r10
1067         mtspr   SPRN_DBAT3U,r10
1068         mtspr   SPRN_DBAT3L,r10
1069 1:
1070         mtspr   SPRN_IBAT0U,r10
1071         mtspr   SPRN_IBAT0L,r10
1072         mtspr   SPRN_IBAT1U,r10
1073         mtspr   SPRN_IBAT1L,r10
1074         mtspr   SPRN_IBAT2U,r10
1075         mtspr   SPRN_IBAT2L,r10
1076         mtspr   SPRN_IBAT3U,r10
1077         mtspr   SPRN_IBAT3L,r10
1078 BEGIN_MMU_FTR_SECTION
1079         /* Here's a tweak: at this point, CPU setup have
1080          * not been called yet, so HIGH_BAT_EN may not be
1081          * set in HID0 for the 745x processors. However, it
1082          * seems that doesn't affect our ability to actually
1083          * write to these SPRs.
1084          */
1085         mtspr   SPRN_DBAT4U,r10
1086         mtspr   SPRN_DBAT4L,r10
1087         mtspr   SPRN_DBAT5U,r10
1088         mtspr   SPRN_DBAT5L,r10
1089         mtspr   SPRN_DBAT6U,r10
1090         mtspr   SPRN_DBAT6L,r10
1091         mtspr   SPRN_DBAT7U,r10
1092         mtspr   SPRN_DBAT7L,r10
1093         mtspr   SPRN_IBAT4U,r10
1094         mtspr   SPRN_IBAT4L,r10
1095         mtspr   SPRN_IBAT5U,r10
1096         mtspr   SPRN_IBAT5L,r10
1097         mtspr   SPRN_IBAT6U,r10
1098         mtspr   SPRN_IBAT6L,r10
1099         mtspr   SPRN_IBAT7U,r10
1100         mtspr   SPRN_IBAT7L,r10
1101 END_MMU_FTR_SECTION_IFSET(MMU_FTR_USE_HIGH_BATS)
1102         blr
1103
1104 flush_tlbs:
1105         lis     r10, 0x40
1106 1:      addic.  r10, r10, -0x1000
1107         tlbie   r10
1108         bgt     1b
1109         sync
1110         blr
1111
1112 mmu_off:
1113         addi    r4, r3, __after_mmu_off - _start
1114         mfmsr   r3
1115         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1116         beqlr
1117         andc    r3,r3,r0
1118         mtspr   SPRN_SRR0,r4
1119         mtspr   SPRN_SRR1,r3
1120         sync
1121         RFI
1122
1123 /*
1124  * On 601, we use 3 BATs to map up to 24M of RAM at _PAGE_OFFSET
1125  * (we keep one for debugging) and on others, we use one 256M BAT.
1126  */
1127 initial_bats:
1128         lis     r11,PAGE_OFFSET@h
1129         mfspr   r9,SPRN_PVR
1130         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1131         cmpwi   0,r9,1
1132         bne     4f
1133         ori     r11,r11,4               /* set up BAT registers for 601 */
1134         li      r8,0x7f                 /* valid, block length = 8MB */
1135         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1136         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1137         addis   r11,r11,0x800000@h
1138         addis   r8,r8,0x800000@h
1139         mtspr   SPRN_IBAT1U,r11
1140         mtspr   SPRN_IBAT1L,r8
1141         addis   r11,r11,0x800000@h
1142         addis   r8,r8,0x800000@h
1143         mtspr   SPRN_IBAT2U,r11
1144         mtspr   SPRN_IBAT2L,r8
1145         isync
1146         blr
1147
1148 4:      tophys(r8,r11)
1149 #ifdef CONFIG_SMP
1150         ori     r8,r8,0x12              /* R/W access, M=1 */
1151 #else
1152         ori     r8,r8,2                 /* R/W access */
1153 #endif /* CONFIG_SMP */
1154         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1155
1156         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1157         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1158         mtspr   SPRN_IBAT0L,r8
1159         mtspr   SPRN_IBAT0U,r11
1160         isync
1161         blr
1162
1163
1164 #ifdef CONFIG_BOOTX_TEXT
1165 setup_disp_bat:
1166         /*
1167          * setup the display bat prepared for us in prom.c
1168          */
1169         mflr    r8
1170         bl      reloc_offset
1171         mtlr    r8
1172         addis   r8,r3,disp_BAT@ha
1173         addi    r8,r8,disp_BAT@l
1174         cmpwi   cr0,r8,0
1175         beqlr
1176         lwz     r11,0(r8)
1177         lwz     r8,4(r8)
1178         mfspr   r9,SPRN_PVR
1179         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1180         cmpwi   0,r9,1
1181         beq     1f
1182         mtspr   SPRN_DBAT3L,r8
1183         mtspr   SPRN_DBAT3U,r11
1184         blr
1185 1:      mtspr   SPRN_IBAT3L,r8
1186         mtspr   SPRN_IBAT3U,r11
1187         blr
1188 #endif /* CONFIG_BOOTX_TEXT */
1189
1190 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
1191 setup_cpm_bat:
1192         lis     r8, 0xf000
1193         ori     r8, r8, 0x002a
1194         mtspr   SPRN_DBAT1L, r8
1195
1196         lis     r11, 0xf000
1197         ori     r11, r11, (BL_1M << 2) | 2
1198         mtspr   SPRN_DBAT1U, r11
1199
1200         blr
1201 #endif
1202
1203 #ifdef CONFIG_PPC_EARLY_DEBUG_USBGECKO
1204 setup_usbgecko_bat:
1205         /* prepare a BAT for early io */
1206 #if defined(CONFIG_GAMECUBE)
1207         lis     r8, 0x0c00
1208 #elif defined(CONFIG_WII)
1209         lis     r8, 0x0d00
1210 #else
1211 #error Invalid platform for USB Gecko based early debugging.
1212 #endif
1213         /*
1214          * The virtual address used must match the virtual address
1215          * associated to the fixmap entry FIX_EARLY_DEBUG_BASE.
1216          */
1217         lis     r11, 0xfffe     /* top 128K */
1218         ori     r8, r8, 0x002a  /* uncached, guarded ,rw */
1219         ori     r11, r11, 0x2   /* 128K, Vs=1, Vp=0 */
1220         mtspr   SPRN_DBAT1L, r8
1221         mtspr   SPRN_DBAT1U, r11
1222         blr
1223 #endif
1224
1225 #ifdef CONFIG_8260
1226 /* Jump into the system reset for the rom.
1227  * We first disable the MMU, and then jump to the ROM reset address.
1228  *
1229  * r3 is the board info structure, r4 is the location for starting.
1230  * I use this for building a small kernel that can load other kernels,
1231  * rather than trying to write or rely on a rom monitor that can tftp load.
1232  */
1233        .globl  m8260_gorom
1234 m8260_gorom:
1235         mfmsr   r0
1236         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1237         sync
1238         mtmsr   r0
1239         sync
1240         mfspr   r11, SPRN_HID0
1241         lis     r10, 0
1242         ori     r10,r10,HID0_ICE|HID0_DCE
1243         andc    r11, r11, r10
1244         mtspr   SPRN_HID0, r11
1245         isync
1246         li      r5, MSR_ME|MSR_RI
1247         lis     r6,2f@h
1248         addis   r6,r6,-KERNELBASE@h
1249         ori     r6,r6,2f@l
1250         mtspr   SPRN_SRR0,r6
1251         mtspr   SPRN_SRR1,r5
1252         isync
1253         sync
1254         rfi
1255 2:
1256         mtlr    r4
1257         blr
1258 #endif
1259
1260
1261 /*
1262  * We put a few things here that have to be page-aligned.
1263  * This stuff goes at the beginning of the data segment,
1264  * which is page-aligned.
1265  */
1266         .data
1267         .globl  sdata
1268 sdata:
1269         .globl  empty_zero_page
1270 empty_zero_page:
1271         .space  4096
1272 EXPORT_SYMBOL(empty_zero_page)
1273
1274         .globl  swapper_pg_dir
1275 swapper_pg_dir:
1276         .space  PGD_TABLE_SIZE
1277
1278 /* Room for two PTE pointers, usually the kernel and current user pointers
1279  * to their respective root page table.
1280  */
1281 abatron_pteptrs:
1282         .space  8