arch/parisc/include/asm/ldcw.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef __PARISC_LDCW_H
   3 #define __PARISC_LDCW_H
   4
   5 /* Because kmalloc only guarantees 8-byte alignment for kmalloc'd data,
   6    and GCC only guarantees 8-byte alignment for stack locals, we can't
   7    be assured of 16-byte alignment for atomic lock data even if we
   8    specify "__attribute ((aligned(16)))" in the type declaration.  So,
   9    we use a struct containing an array of four ints for the atomic lock
  10    type and dynamically select the 16-byte aligned int from the array
  11    for the semaphore. */
  12
  13 /* From: "Jim Hull" <jim.hull of hp.com>
  14    I've attached a summary of the change, but basically, for PA 2.0, as
  15    long as the ",CO" (coherent operation) completer is implemented, then the
  16    16-byte alignment requirement for ldcw and ldcd is relaxed, and instead
  17    they only require "natural" alignment (4-byte for ldcw, 8-byte for
  18    ldcd).
  19
  20    Although the cache control hint is accepted by all PA 2.0 processors,
  21    it is only implemented on PA8800/PA8900 CPUs. Prior PA8X00 CPUs still
  22    require 16-byte alignment. If the address is unaligned, the operation
  23    of the instruction is undefined. The ldcw instruction does not generate
  24    unaligned data reference traps so misaligned accesses are not detected.
  25    This hid the problem for years. So, restore the 16-byte alignment dropped
  26    by Kyle McMartin in "Remove __ldcw_align for PA-RISC 2.0 processors". */
  27
  28 #define __PA_LDCW_ALIGNMENT     16
  29 #define __PA_LDCW_ALIGN_ORDER   4
  30 #define __ldcw_align(a) ({                                      \
  31         unsigned long __ret = (unsigned long) &(a)->lock[0];    \
  32         __ret = (__ret + __PA_LDCW_ALIGNMENT - 1)               \
  33                 & ~(__PA_LDCW_ALIGNMENT - 1);                   \
  34         (volatile unsigned int *) __ret;                        \
  35 })
  36
  37 #ifdef CONFIG_PA20
  38 #define __LDCW  "ldcw,co"
  39 #else
  40 #define __LDCW  "ldcw"
  41 #endif
  42
  43 /* LDCW, the only atomic read-write operation PA-RISC has. *sigh*.
  44    We don't explicitly expose that "*a" may be written as reload
  45    fails to find a register in class R1_REGS when "a" needs to be
  46    reloaded when generating 64-bit PIC code.  Instead, we clobber
  47    memory to indicate to the compiler that the assembly code reads
  48    or writes to items other than those listed in the input and output
  49    operands.  This may pessimize the code somewhat but __ldcw is
  50    usually used within code blocks surrounded by memory barriers.  */
  51 #define __ldcw(a) ({                                            \
  52         unsigned __ret;                                         \
  53         __asm__ __volatile__(__LDCW " 0(%1),%0"                 \
  54                 : "=r" (__ret) : "r" (a) : "memory");           \
  55         __ret;                                                  \
  56 })
  57
  58 #ifdef CONFIG_SMP
  59 # define __lock_aligned __attribute__((__section__(".data..lock_aligned")))
  60 #endif
  61
  62 #endif /* __PARISC_LDCW_H */