arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completly out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/cache.h>
  30
  31 #include <asm/cacheflush.h>
  32 #include <asm/cpu-type.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 static int mips_xpa_disabled;
  39
  40 static int __init xpa_disable(char *s)
  41 {
  42         mips_xpa_disabled = 1;
  43
  44         return 1;
  45 }
  46
  47 __setup("noxpa", xpa_disable);
  48
  49 /*
  50  * TLB load/store/modify handlers.
  51  *
  52  * Only the fastpath gets synthesized at runtime, the slowpath for
  53  * do_page_fault remains normal asm.
  54  */
  55 extern void tlb_do_page_fault_0(void);
  56 extern void tlb_do_page_fault_1(void);
  57
  58 struct work_registers {
  59         int r1;
  60         int r2;
  61         int r3;
  62 };
  63
  64 struct tlb_reg_save {
  65         unsigned long a;
  66         unsigned long b;
  67 } ____cacheline_aligned_in_smp;
  68
  69 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  70
  71 static inline int r45k_bvahwbug(void)
  72 {
  73         /* XXX: We should probe for the presence of this bug, but we don't. */
  74         return 0;
  75 }
  76
  77 static inline int r4k_250MHZhwbug(void)
  78 {
  79         /* XXX: We should probe for the presence of this bug, but we don't. */
  80         return 0;
  81 }
  82
  83 static inline int __maybe_unused bcm1250_m3_war(void)
  84 {
  85         return BCM1250_M3_WAR;
  86 }
  87
  88 static inline int __maybe_unused r10000_llsc_war(void)
  89 {
  90         return R10000_LLSC_WAR;
  91 }
  92
  93 static int use_bbit_insns(void)
  94 {
  95         switch (current_cpu_type()) {
  96         case CPU_CAVIUM_OCTEON:
  97         case CPU_CAVIUM_OCTEON_PLUS:
  98         case CPU_CAVIUM_OCTEON2:
  99         case CPU_CAVIUM_OCTEON3:
 100                 return 1;
 101         default:
 102                 return 0;
 103         }
 104 }
 105
 106 static int use_lwx_insns(void)
 107 {
 108         switch (current_cpu_type()) {
 109         case CPU_CAVIUM_OCTEON2:
 110         case CPU_CAVIUM_OCTEON3:
 111                 return 1;
 112         default:
 113                 return 0;
 114         }
 115 }
 116 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 117     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 118 static bool scratchpad_available(void)
 119 {
 120         return true;
 121 }
 122 static int scratchpad_offset(int i)
 123 {
 124         /*
 125          * CVMSEG starts at address -32768 and extends for
 126          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 127          */
 128         i += 1; /* Kernel use starts at the top and works down. */
 129         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 130 }
 131 #else
 132 static bool scratchpad_available(void)
 133 {
 134         return false;
 135 }
 136 static int scratchpad_offset(int i)
 137 {
 138         BUG();
 139         /* Really unreachable, but evidently some GCC want this. */
 140         return 0;
 141 }
 142 #endif
 143 /*
 144  * Found by experiment: At least some revisions of the 4kc throw under
 145  * some circumstances a machine check exception, triggered by invalid
 146  * values in the index register.  Delaying the tlbp instruction until
 147  * after the next branch,  plus adding an additional nop in front of
 148  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 149  * why; it's not an issue caused by the core RTL.
 150  *
 151  */
 152 static int m4kc_tlbp_war(void)
 153 {
 154         return (current_cpu_data.processor_id & 0xffff00) ==
 155                (PRID_COMP_MIPS | PRID_IMP_4KC);
 156 }
 157
 158 /* Handle labels (which must be positive integers). */
 159 enum label_id {
 160         label_second_part = 1,
 161         label_leave,
 162         label_vmalloc,
 163         label_vmalloc_done,
 164         label_tlbw_hazard_0,
 165         label_split = label_tlbw_hazard_0 + 8,
 166         label_tlbl_goaround1,
 167         label_tlbl_goaround2,
 168         label_nopage_tlbl,
 169         label_nopage_tlbs,
 170         label_nopage_tlbm,
 171         label_smp_pgtable_change,
 172         label_r3000_write_probe_fail,
 173         label_large_segbits_fault,
 174 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 175         label_tlb_huge_update,
 176 #endif
 177 };
 178
 179 UASM_L_LA(_second_part)
 180 UASM_L_LA(_leave)
 181 UASM_L_LA(_vmalloc)
 182 UASM_L_LA(_vmalloc_done)
 183 /* _tlbw_hazard_x is handled differently.  */
 184 UASM_L_LA(_split)
 185 UASM_L_LA(_tlbl_goaround1)
 186 UASM_L_LA(_tlbl_goaround2)
 187 UASM_L_LA(_nopage_tlbl)
 188 UASM_L_LA(_nopage_tlbs)
 189 UASM_L_LA(_nopage_tlbm)
 190 UASM_L_LA(_smp_pgtable_change)
 191 UASM_L_LA(_r3000_write_probe_fail)
 192 UASM_L_LA(_large_segbits_fault)
 193 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 194 UASM_L_LA(_tlb_huge_update)
 195 #endif
 196
 197 static int hazard_instance;
 198
 199 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 200 {
 201         switch (instance) {
 202         case 0 ... 7:
 203                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 204                 return;
 205         default:
 206                 BUG();
 207         }
 208 }
 209
 210 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 211 {
 212         switch (instance) {
 213         case 0 ... 7:
 214                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 215                 break;
 216         default:
 217                 BUG();
 218         }
 219 }
 220
 221 /*
 222  * pgtable bits are assigned dynamically depending on processor feature
 223  * and statically based on kernel configuration.  This spits out the actual
 224  * values the kernel is using.  Required to make sense from disassembled
 225  * TLB exception handlers.
 226  */
 227 static void output_pgtable_bits_defines(void)
 228 {
 229 #define pr_define(fmt, ...)                                     \
 230         pr_debug("#define " fmt, ##__VA_ARGS__)
 231
 232         pr_debug("#include <asm/asm.h>\n");
 233         pr_debug("#include <asm/regdef.h>\n");
 234         pr_debug("\n");
 235
 236         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 237         pr_define("_PAGE_READ_SHIFT %d\n", _PAGE_READ_SHIFT);
 238         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 239         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 240         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 241 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 242         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 243         pr_define("_PAGE_SPLITTING_SHIFT %d\n", _PAGE_SPLITTING_SHIFT);
 244 #endif
 245 #if defined(CONFIG_CPU_MIPSR2) || defined(CONFIG_CPU_MIPSR6)
 246         if (cpu_has_rixi) {
 247 #ifdef _PAGE_NO_EXEC_SHIFT
 248                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 249                 pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 250 #endif
 251         }
 252 #endif
 253         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 254         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 255         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 256         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 257         pr_debug("\n");
 258 }
 259
 260 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 261 {
 262         int i;
 263
 264         pr_debug("LEAF(%s)\n", symbol);
 265
 266         pr_debug("\t.set push\n");
 267         pr_debug("\t.set noreorder\n");
 268
 269         for (i = 0; i < count; i++)
 270                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 271
 272         pr_debug("\t.set\tpop\n");
 273
 274         pr_debug("\tEND(%s)\n", symbol);
 275 }
 276
 277 /* The only general purpose registers allowed in TLB handlers. */
 278 #define K0              26
 279 #define K1              27
 280
 281 /* Some CP0 registers */
 282 #define C0_INDEX        0, 0
 283 #define C0_ENTRYLO0     2, 0
 284 #define C0_TCBIND       2, 2
 285 #define C0_ENTRYLO1     3, 0
 286 #define C0_CONTEXT      4, 0
 287 #define C0_PAGEMASK     5, 0
 288 #define C0_BADVADDR     8, 0
 289 #define C0_ENTRYHI      10, 0
 290 #define C0_EPC          14, 0
 291 #define C0_XCONTEXT     20, 0
 292
 293 #ifdef CONFIG_64BIT
 294 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 295 #else
 296 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 297 #endif
 298
 299 /* The worst case length of the handler is around 18 instructions for
 300  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 301  * Maximum space available is 32 instructions for R3000 and 64
 302  * instructions for R4000.
 303  *
 304  * We deliberately chose a buffer size of 128, so we won't scribble
 305  * over anything important on overflow before we panic.
 306  */
 307 static u32 tlb_handler[128];
 308
 309 /* simply assume worst case size for labels and relocs */
 310 static struct uasm_label labels[128];
 311 static struct uasm_reloc relocs[128];
 312
 313 static int check_for_high_segbits;
 314 static bool fill_includes_sw_bits;
 315
 316 static unsigned int kscratch_used_mask;
 317
 318 static inline int __maybe_unused c0_kscratch(void)
 319 {
 320         switch (current_cpu_type()) {
 321         case CPU_XLP:
 322         case CPU_XLR:
 323                 return 22;
 324         default:
 325                 return 31;
 326         }
 327 }
 328
 329 static int allocate_kscratch(void)
 330 {
 331         int r;
 332         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 333
 334         r = ffs(a);
 335
 336         if (r == 0)
 337                 return -1;
 338
 339         r--; /* make it zero based */
 340
 341         kscratch_used_mask |= (1 << r);
 342
 343         return r;
 344 }
 345
 346 static int scratch_reg;
 347 static int pgd_reg;
 348 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 349
 350 static struct work_registers build_get_work_registers(u32 **p)
 351 {
 352         struct work_registers r;
 353
 354         if (scratch_reg >= 0) {
 355                 /* Save in CPU local C0_KScratch? */
 356                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 357                 r.r1 = K0;
 358                 r.r2 = K1;
 359                 r.r3 = 1;
 360                 return r;
 361         }
 362
 363         if (num_possible_cpus() > 1) {
 364                 /* Get smp_processor_id */
 365                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 366                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 367
 368                 /* handler_reg_save index in K0 */
 369                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 370
 371                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 372                 UASM_i_ADDU(p, K0, K0, K1);
 373         } else {
 374                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 375         }
 376         /* K0 now points to save area, save $1 and $2  */
 377         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 378         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 379
 380         r.r1 = K1;
 381         r.r2 = 1;
 382         r.r3 = 2;
 383         return r;
 384 }
 385
 386 static void build_restore_work_registers(u32 **p)
 387 {
 388         if (scratch_reg >= 0) {
 389                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 390                 return;
 391         }
 392         /* K0 already points to save area, restore $1 and $2  */
 393         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 394         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 395 }
 396
 397 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 398
 399 /*
 400  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 401  * we cannot do r3000 under these circumstances.
 402  *
 403  * Declare pgd_current here instead of including mmu_context.h to avoid type
 404  * conflicts for tlbmiss_handler_setup_pgd
 405  */
 406 extern unsigned long pgd_current[];
 407
 408 /*
 409  * The R3000 TLB handler is simple.
 410  */
 411 static void build_r3000_tlb_refill_handler(void)
 412 {
 413         long pgdc = (long)pgd_current;
 414         u32 *p;
 415
 416         memset(tlb_handler, 0, sizeof(tlb_handler));
 417         p = tlb_handler;
 418
 419         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 420         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 421         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 422         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 423         uasm_i_sll(&p, K0, K0, 2);
 424         uasm_i_addu(&p, K1, K1, K0);
 425         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 426         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 427         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 428         uasm_i_addu(&p, K1, K1, K0);
 429         uasm_i_lw(&p, K0, 0, K1);
 430         uasm_i_nop(&p); /* load delay */
 431         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 432         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 433         uasm_i_tlbwr(&p); /* cp0 delay */
 434         uasm_i_jr(&p, K1);
 435         uasm_i_rfe(&p); /* branch delay */
 436
 437         if (p > tlb_handler + 32)
 438                 panic("TLB refill handler space exceeded");
 439
 440         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 441                  (unsigned int)(p - tlb_handler));
 442
 443         memcpy((void *)ebase, tlb_handler, 0x80);
 444         local_flush_icache_range(ebase, ebase + 0x80);
 445
 446         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 447 }
 448 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 449
 450 /*
 451  * The R4000 TLB handler is much more complicated. We have two
 452  * consecutive handler areas with 32 instructions space each.
 453  * Since they aren't used at the same time, we can overflow in the
 454  * other one.To keep things simple, we first assume linear space,
 455  * then we relocate it to the final handler layout as needed.
 456  */
 457 static u32 final_handler[64];
 458
 459 /*
 460  * Hazards
 461  *
 462  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 463  * 2. A timing hazard exists for the TLBP instruction.
 464  *
 465  *      stalling_instruction
 466  *      TLBP
 467  *
 468  * The JTLB is being read for the TLBP throughout the stall generated by the
 469  * previous instruction. This is not really correct as the stalling instruction
 470  * can modify the address used to access the JTLB.  The failure symptom is that
 471  * the TLBP instruction will use an address created for the stalling instruction
 472  * and not the address held in C0_ENHI and thus report the wrong results.
 473  *
 474  * The software work-around is to not allow the instruction preceding the TLBP
 475  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 476  *
 477  * Errata 2 will not be fixed.  This errata is also on the R5000.
 478  *
 479  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 480  */
 481 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 482 {
 483         switch (current_cpu_type()) {
 484         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 485         case CPU_R4600:
 486         case CPU_R4700:
 487         case CPU_R5000:
 488         case CPU_NEVADA:
 489                 uasm_i_nop(p);
 490                 uasm_i_tlbp(p);
 491                 break;
 492
 493         default:
 494                 uasm_i_tlbp(p);
 495                 break;
 496         }
 497 }
 498
 499 /*
 500  * Write random or indexed TLB entry, and care about the hazards from
 501  * the preceding mtc0 and for the following eret.
 502  */
 503 enum tlb_write_entry { tlb_random, tlb_indexed };
 504
 505 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 506                                   struct uasm_reloc **r,
 507                                   enum tlb_write_entry wmode)
 508 {
 509         void(*tlbw)(u32 **) = NULL;
 510
 511         switch (wmode) {
 512         case tlb_random: tlbw = uasm_i_tlbwr; break;
 513         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 514         }
 515
 516         if (cpu_has_mips_r2_r6) {
 517                 if (cpu_has_mips_r2_exec_hazard)
 518                         uasm_i_ehb(p);
 519                 tlbw(p);
 520                 return;
 521         }
 522
 523         switch (current_cpu_type()) {
 524         case CPU_R4000PC:
 525         case CPU_R4000SC:
 526         case CPU_R4000MC:
 527         case CPU_R4400PC:
 528         case CPU_R4400SC:
 529         case CPU_R4400MC:
 530                 /*
 531                  * This branch uses up a mtc0 hazard nop slot and saves
 532                  * two nops after the tlbw instruction.
 533                  */
 534                 uasm_bgezl_hazard(p, r, hazard_instance);
 535                 tlbw(p);
 536                 uasm_bgezl_label(l, p, hazard_instance);
 537                 hazard_instance++;
 538                 uasm_i_nop(p);
 539                 break;
 540
 541         case CPU_R4600:
 542         case CPU_R4700:
 543                 uasm_i_nop(p);
 544                 tlbw(p);
 545                 uasm_i_nop(p);
 546                 break;
 547
 548         case CPU_R5000:
 549         case CPU_NEVADA:
 550                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 551                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 552                 tlbw(p);
 553                 break;
 554
 555         case CPU_R4300:
 556         case CPU_5KC:
 557         case CPU_TX49XX:
 558         case CPU_PR4450:
 559         case CPU_XLR:
 560                 uasm_i_nop(p);
 561                 tlbw(p);
 562                 break;
 563
 564         case CPU_R10000:
 565         case CPU_R12000:
 566         case CPU_R14000:
 567         case CPU_R16000:
 568         case CPU_4KC:
 569         case CPU_4KEC:
 570         case CPU_M14KC:
 571         case CPU_M14KEC:
 572         case CPU_SB1:
 573         case CPU_SB1A:
 574         case CPU_4KSC:
 575         case CPU_20KC:
 576         case CPU_25KF:
 577         case CPU_BMIPS32:
 578         case CPU_BMIPS3300:
 579         case CPU_BMIPS4350:
 580         case CPU_BMIPS4380:
 581         case CPU_BMIPS5000:
 582         case CPU_LOONGSON2:
 583         case CPU_LOONGSON3:
 584         case CPU_R5500:
 585                 if (m4kc_tlbp_war())
 586                         uasm_i_nop(p);
 587         case CPU_ALCHEMY:
 588                 tlbw(p);
 589                 break;
 590
 591         case CPU_RM7000:
 592                 uasm_i_nop(p);
 593                 uasm_i_nop(p);
 594                 uasm_i_nop(p);
 595                 uasm_i_nop(p);
 596                 tlbw(p);
 597                 break;
 598
 599         case CPU_VR4111:
 600         case CPU_VR4121:
 601         case CPU_VR4122:
 602         case CPU_VR4181:
 603         case CPU_VR4181A:
 604                 uasm_i_nop(p);
 605                 uasm_i_nop(p);
 606                 tlbw(p);
 607                 uasm_i_nop(p);
 608                 uasm_i_nop(p);
 609                 break;
 610
 611         case CPU_VR4131:
 612         case CPU_VR4133:
 613         case CPU_R5432:
 614                 uasm_i_nop(p);
 615                 uasm_i_nop(p);
 616                 tlbw(p);
 617                 break;
 618
 619         case CPU_JZRISC:
 620                 tlbw(p);
 621                 uasm_i_nop(p);
 622                 break;
 623
 624         default:
 625                 panic("No TLB refill handler yet (CPU type: %d)",
 626                       current_cpu_type());
 627                 break;
 628         }
 629 }
 630
 631 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 632                                                         unsigned int reg)
 633 {
 634         if (cpu_has_rixi && _PAGE_NO_EXEC) {
 635                 if (fill_includes_sw_bits) {
 636                         UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 637                 } else {
 638                         UASM_i_SRL(p, reg, reg, ilog2(_PAGE_NO_EXEC));
 639                         UASM_i_ROTR(p, reg, reg,
 640                                     ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 641                 }
 642         } else {
 643 #ifdef CONFIG_PHYS_ADDR_T_64BIT
 644                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 645 #else
 646                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 647 #endif
 648         }
 649 }
 650
 651 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 652
 653 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 654                                    unsigned int tmp, enum label_id lid,
 655                                    int restore_scratch)
 656 {
 657         if (restore_scratch) {
 658                 /* Reset default page size */
 659                 if (PM_DEFAULT_MASK >> 16) {
 660                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 661                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 662                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 663                         uasm_il_b(p, r, lid);
 664                 } else if (PM_DEFAULT_MASK) {
 665                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 666                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 667                         uasm_il_b(p, r, lid);
 668                 } else {
 669                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 670                         uasm_il_b(p, r, lid);
 671                 }
 672                 if (scratch_reg >= 0)
 673                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 674                 else
 675                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 676         } else {
 677                 /* Reset default page size */
 678                 if (PM_DEFAULT_MASK >> 16) {
 679                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 680                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 681                         uasm_il_b(p, r, lid);
 682                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 683                 } else if (PM_DEFAULT_MASK) {
 684                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 685                         uasm_il_b(p, r, lid);
 686                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 687                 } else {
 688                         uasm_il_b(p, r, lid);
 689                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 690                 }
 691         }
 692 }
 693
 694 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 695                                        struct uasm_reloc **r,
 696                                        unsigned int tmp,
 697                                        enum tlb_write_entry wmode,
 698                                        int restore_scratch)
 699 {
 700         /* Set huge page tlb entry size */
 701         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 702         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 703         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 704
 705         build_tlb_write_entry(p, l, r, wmode);
 706
 707         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 708 }
 709
 710 /*
 711  * Check if Huge PTE is present, if so then jump to LABEL.
 712  */
 713 static void
 714 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 715                   unsigned int pmd, int lid)
 716 {
 717         UASM_i_LW(p, tmp, 0, pmd);
 718         if (use_bbit_insns()) {
 719                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 720         } else {
 721                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 722                 uasm_il_bnez(p, r, tmp, lid);
 723         }
 724 }
 725
 726 static void build_huge_update_entries(u32 **p, unsigned int pte,
 727                                       unsigned int tmp)
 728 {
 729         int small_sequence;
 730
 731         /*
 732          * A huge PTE describes an area the size of the
 733          * configured huge page size. This is twice the
 734          * of the large TLB entry size we intend to use.
 735          * A TLB entry half the size of the configured
 736          * huge page size is configured into entrylo0
 737          * and entrylo1 to cover the contiguous huge PTE
 738          * address space.
 739          */
 740         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 741
 742         /* We can clobber tmp.  It isn't used after this.*/
 743         if (!small_sequence)
 744                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 745
 746         build_convert_pte_to_entrylo(p, pte);
 747         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 748         /* convert to entrylo1 */
 749         if (small_sequence)
 750                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 751         else
 752                 UASM_i_ADDU(p, pte, pte, tmp);
 753
 754         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 755 }
 756
 757 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 758                                     struct uasm_label **l,
 759                                     unsigned int pte,
 760                                     unsigned int ptr,
 761                                     unsigned int flush)
 762 {
 763 #ifdef CONFIG_SMP
 764         UASM_i_SC(p, pte, 0, ptr);
 765         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 766         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 767 #else
 768         UASM_i_SW(p, pte, 0, ptr);
 769 #endif
 770         if (cpu_has_ftlb && flush) {
 771                 BUG_ON(!cpu_has_tlbinv);
 772
 773                 UASM_i_MFC0(p, ptr, C0_ENTRYHI);
 774                 uasm_i_ori(p, ptr, ptr, MIPS_ENTRYHI_EHINV);
 775                 UASM_i_MTC0(p, ptr, C0_ENTRYHI);
 776                 build_tlb_write_entry(p, l, r, tlb_indexed);
 777
 778                 uasm_i_xori(p, ptr, ptr, MIPS_ENTRYHI_EHINV);
 779                 UASM_i_MTC0(p, ptr, C0_ENTRYHI);
 780                 build_huge_update_entries(p, pte, ptr);
 781                 build_huge_tlb_write_entry(p, l, r, pte, tlb_random, 0);
 782
 783                 return;
 784         }
 785
 786         build_huge_update_entries(p, pte, ptr);
 787         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 788 }
 789 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 790
 791 #ifdef CONFIG_64BIT
 792 /*
 793  * TMP and PTR are scratch.
 794  * TMP will be clobbered, PTR will hold the pmd entry.
 795  */
 796 static void
 797 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 798                  unsigned int tmp, unsigned int ptr)
 799 {
 800 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 801         long pgdc = (long)pgd_current;
 802 #endif
 803         /*
 804          * The vmalloc handling is not in the hotpath.
 805          */
 806         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 807
 808         if (check_for_high_segbits) {
 809                 /*
 810                  * The kernel currently implicitely assumes that the
 811                  * MIPS SEGBITS parameter for the processor is
 812                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 813                  * allocate virtual addresses outside the maximum
 814                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 815                  * that doesn't prevent user code from accessing the
 816                  * higher xuseg addresses.  Here, we make sure that
 817                  * everything but the lower xuseg addresses goes down
 818                  * the module_alloc/vmalloc path.
 819                  */
 820                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 821                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 822         } else {
 823                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 824         }
 825         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 826
 827         if (pgd_reg != -1) {
 828                 /* pgd is in pgd_reg */
 829                 UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 830         } else {
 831 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 832                 /*
 833                  * &pgd << 11 stored in CONTEXT [23..63].
 834                  */
 835                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 836
 837                 /* Clear lower 23 bits of context. */
 838                 uasm_i_dins(p, ptr, 0, 0, 23);
 839
 840                 /* 1 0  1 0 1  << 6  xkphys cached */
 841                 uasm_i_ori(p, ptr, ptr, 0x540);
 842                 uasm_i_drotr(p, ptr, ptr, 11);
 843 #elif defined(CONFIG_SMP)
 844                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 845                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 846                 UASM_i_LA_mostly(p, tmp, pgdc);
 847                 uasm_i_daddu(p, ptr, ptr, tmp);
 848                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 849                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 850 #else
 851                 UASM_i_LA_mostly(p, ptr, pgdc);
 852                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 853 #endif
 854         }
 855
 856         uasm_l_vmalloc_done(l, *p);
 857
 858         /* get pgd offset in bytes */
 859         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 860
 861         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 862         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 863 #ifndef __PAGETABLE_PMD_FOLDED
 864         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 865         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 866         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 867         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 868         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 869 #endif
 870 }
 871
 872 /*
 873  * BVADDR is the faulting address, PTR is scratch.
 874  * PTR will hold the pgd for vmalloc.
 875  */
 876 static void
 877 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 878                         unsigned int bvaddr, unsigned int ptr,
 879                         enum vmalloc64_mode mode)
 880 {
 881         long swpd = (long)swapper_pg_dir;
 882         int single_insn_swpd;
 883         int did_vmalloc_branch = 0;
 884
 885         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 886
 887         uasm_l_vmalloc(l, *p);
 888
 889         if (mode != not_refill && check_for_high_segbits) {
 890                 if (single_insn_swpd) {
 891                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 892                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 893                         did_vmalloc_branch = 1;
 894                         /* fall through */
 895                 } else {
 896                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 897                 }
 898         }
 899         if (!did_vmalloc_branch) {
 900                 if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 901                         uasm_il_b(p, r, label_vmalloc_done);
 902                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 903                 } else {
 904                         UASM_i_LA_mostly(p, ptr, swpd);
 905                         uasm_il_b(p, r, label_vmalloc_done);
 906                         if (uasm_in_compat_space_p(swpd))
 907                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 908                         else
 909                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 910                 }
 911         }
 912         if (mode != not_refill && check_for_high_segbits) {
 913                 uasm_l_large_segbits_fault(l, *p);
 914                 /*
 915                  * We get here if we are an xsseg address, or if we are
 916                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 917                  *
 918                  * Ignoring xsseg (assume disabled so would generate
 919                  * (address errors?), the only remaining possibility
 920                  * is the upper xuseg addresses.  On processors with
 921                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 922                  * addresses would have taken an address error. We try
 923                  * to mimic that here by taking a load/istream page
 924                  * fault.
 925                  */
 926                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 927                 uasm_i_jr(p, ptr);
 928
 929                 if (mode == refill_scratch) {
 930                         if (scratch_reg >= 0)
 931                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 932                         else
 933                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 934                 } else {
 935                         uasm_i_nop(p);
 936                 }
 937         }
 938 }
 939
 940 #else /* !CONFIG_64BIT */
 941
 942 /*
 943  * TMP and PTR are scratch.
 944  * TMP will be clobbered, PTR will hold the pgd entry.
 945  */
 946 static void __maybe_unused
 947 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 948 {
 949         if (pgd_reg != -1) {
 950                 /* pgd is in pgd_reg */
 951                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 952                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 953         } else {
 954                 long pgdc = (long)pgd_current;
 955
 956                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 957 #ifdef CONFIG_SMP
 958                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 959                 UASM_i_LA_mostly(p, tmp, pgdc);
 960                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 961                 uasm_i_addu(p, ptr, tmp, ptr);
 962 #else
 963                 UASM_i_LA_mostly(p, ptr, pgdc);
 964 #endif
 965                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 966                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 967         }
 968         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 969         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 970         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 971 }
 972
 973 #endif /* !CONFIG_64BIT */
 974
 975 static void build_adjust_context(u32 **p, unsigned int ctx)
 976 {
 977         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 978         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 979
 980         switch (current_cpu_type()) {
 981         case CPU_VR41XX:
 982         case CPU_VR4111:
 983         case CPU_VR4121:
 984         case CPU_VR4122:
 985         case CPU_VR4131:
 986         case CPU_VR4181:
 987         case CPU_VR4181A:
 988         case CPU_VR4133:
 989                 shift += 2;
 990                 break;
 991
 992         default:
 993                 break;
 994         }
 995
 996         if (shift)
 997                 UASM_i_SRL(p, ctx, ctx, shift);
 998         uasm_i_andi(p, ctx, ctx, mask);
 999 }
1000
1001 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1002 {
1003         /*
1004          * Bug workaround for the Nevada. It seems as if under certain
1005          * circumstances the move from cp0_context might produce a
1006          * bogus result when the mfc0 instruction and its consumer are
1007          * in a different cacheline or a load instruction, probably any
1008          * memory reference, is between them.
1009          */
1010         switch (current_cpu_type()) {
1011         case CPU_NEVADA:
1012                 UASM_i_LW(p, ptr, 0, ptr);
1013                 GET_CONTEXT(p, tmp); /* get context reg */
1014                 break;
1015
1016         default:
1017                 GET_CONTEXT(p, tmp); /* get context reg */
1018                 UASM_i_LW(p, ptr, 0, ptr);
1019                 break;
1020         }
1021
1022         build_adjust_context(p, tmp);
1023         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1024 }
1025
1026 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1027 {
1028         /*
1029          * 64bit address support (36bit on a 32bit CPU) in a 32bit
1030          * Kernel is a special case. Only a few CPUs use it.
1031          */
1032         if (config_enabled(CONFIG_PHYS_ADDR_T_64BIT) && !cpu_has_64bits) {
1033                 int pte_off_even = sizeof(pte_t) / 2;
1034                 int pte_off_odd = pte_off_even + sizeof(pte_t);
1035 #ifdef CONFIG_XPA
1036                 const int scratch = 1; /* Our extra working register */
1037
1038                 uasm_i_addu(p, scratch, 0, ptep);
1039 #endif
1040                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* even pte */
1041                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* odd pte */
1042                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1043                 UASM_i_ROTR(p, ptep, ptep, ilog2(_PAGE_GLOBAL));
1044                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0);
1045                 UASM_i_MTC0(p, ptep, C0_ENTRYLO1);
1046 #ifdef CONFIG_XPA
1047                 uasm_i_lw(p, tmp, 0, scratch);
1048                 uasm_i_lw(p, ptep, sizeof(pte_t), scratch);
1049                 uasm_i_lui(p, scratch, 0xff);
1050                 uasm_i_ori(p, scratch, scratch, 0xffff);
1051                 uasm_i_and(p, tmp, scratch, tmp);
1052                 uasm_i_and(p, ptep, scratch, ptep);
1053                 uasm_i_mthc0(p, tmp, C0_ENTRYLO0);
1054                 uasm_i_mthc0(p, ptep, C0_ENTRYLO1);
1055 #endif
1056                 return;
1057         }
1058
1059         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
1060         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
1061         if (r45k_bvahwbug())
1062                 build_tlb_probe_entry(p);
1063         build_convert_pte_to_entrylo(p, tmp);
1064         if (r4k_250MHZhwbug())
1065                 UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1066         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1067         build_convert_pte_to_entrylo(p, ptep);
1068         if (r45k_bvahwbug())
1069                 uasm_i_mfc0(p, tmp, C0_INDEX);
1070         if (r4k_250MHZhwbug())
1071                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1072         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1073 }
1074
1075 struct mips_huge_tlb_info {
1076         int huge_pte;
1077         int restore_scratch;
1078         bool need_reload_pte;
1079 };
1080
1081 static struct mips_huge_tlb_info
1082 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1083                                struct uasm_reloc **r, unsigned int tmp,
1084                                unsigned int ptr, int c0_scratch_reg)
1085 {
1086         struct mips_huge_tlb_info rv;
1087         unsigned int even, odd;
1088         int vmalloc_branch_delay_filled = 0;
1089         const int scratch = 1; /* Our extra working register */
1090
1091         rv.huge_pte = scratch;
1092         rv.restore_scratch = 0;
1093         rv.need_reload_pte = false;
1094
1095         if (check_for_high_segbits) {
1096                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1097
1098                 if (pgd_reg != -1)
1099                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1100                 else
1101                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1102
1103                 if (c0_scratch_reg >= 0)
1104                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1105                 else
1106                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1107
1108                 uasm_i_dsrl_safe(p, scratch, tmp,
1109                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1110                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1111
1112                 if (pgd_reg == -1) {
1113                         vmalloc_branch_delay_filled = 1;
1114                         /* Clear lower 23 bits of context. */
1115                         uasm_i_dins(p, ptr, 0, 0, 23);
1116                 }
1117         } else {
1118                 if (pgd_reg != -1)
1119                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1120                 else
1121                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1122
1123                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1124
1125                 if (c0_scratch_reg >= 0)
1126                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1127                 else
1128                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1129
1130                 if (pgd_reg == -1)
1131                         /* Clear lower 23 bits of context. */
1132                         uasm_i_dins(p, ptr, 0, 0, 23);
1133
1134                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1135         }
1136
1137         if (pgd_reg == -1) {
1138                 vmalloc_branch_delay_filled = 1;
1139                 /* 1 0  1 0 1  << 6  xkphys cached */
1140                 uasm_i_ori(p, ptr, ptr, 0x540);
1141                 uasm_i_drotr(p, ptr, ptr, 11);
1142         }
1143
1144 #ifdef __PAGETABLE_PMD_FOLDED
1145 #define LOC_PTEP scratch
1146 #else
1147 #define LOC_PTEP ptr
1148 #endif
1149
1150         if (!vmalloc_branch_delay_filled)
1151                 /* get pgd offset in bytes */
1152                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1153
1154         uasm_l_vmalloc_done(l, *p);
1155
1156         /*
1157          *                         tmp          ptr
1158          * fall-through case =   badvaddr  *pgd_current
1159          * vmalloc case      =   badvaddr  swapper_pg_dir
1160          */
1161
1162         if (vmalloc_branch_delay_filled)
1163                 /* get pgd offset in bytes */
1164                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1165
1166 #ifdef __PAGETABLE_PMD_FOLDED
1167         GET_CONTEXT(p, tmp); /* get context reg */
1168 #endif
1169         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1170
1171         if (use_lwx_insns()) {
1172                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1173         } else {
1174                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1175                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1176         }
1177
1178 #ifndef __PAGETABLE_PMD_FOLDED
1179         /* get pmd offset in bytes */
1180         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1181         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1182         GET_CONTEXT(p, tmp); /* get context reg */
1183
1184         if (use_lwx_insns()) {
1185                 UASM_i_LWX(p, scratch, scratch, ptr);
1186         } else {
1187                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1188                 UASM_i_LW(p, scratch, 0, ptr);
1189         }
1190 #endif
1191         /* Adjust the context during the load latency. */
1192         build_adjust_context(p, tmp);
1193
1194 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1195         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1196         /*
1197          * The in the LWX case we don't want to do the load in the
1198          * delay slot.  It cannot issue in the same cycle and may be
1199          * speculative and unneeded.
1200          */
1201         if (use_lwx_insns())
1202                 uasm_i_nop(p);
1203 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1204
1205
1206         /* build_update_entries */
1207         if (use_lwx_insns()) {
1208                 even = ptr;
1209                 odd = tmp;
1210                 UASM_i_LWX(p, even, scratch, tmp);
1211                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1212                 UASM_i_LWX(p, odd, scratch, tmp);
1213         } else {
1214                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1215                 even = tmp;
1216                 odd = ptr;
1217                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1218                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1219         }
1220         if (cpu_has_rixi) {
1221                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1222                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1223                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1224         } else {
1225                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1226                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1227                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1228         }
1229         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1230
1231         if (c0_scratch_reg >= 0) {
1232                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1233                 build_tlb_write_entry(p, l, r, tlb_random);
1234                 uasm_l_leave(l, *p);
1235                 rv.restore_scratch = 1;
1236         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1237                 build_tlb_write_entry(p, l, r, tlb_random);
1238                 uasm_l_leave(l, *p);
1239                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1240         } else {
1241                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1242                 build_tlb_write_entry(p, l, r, tlb_random);
1243                 uasm_l_leave(l, *p);
1244                 rv.restore_scratch = 1;
1245         }
1246
1247         uasm_i_eret(p); /* return from trap */
1248
1249         return rv;
1250 }
1251
1252 /*
1253  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1254  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1255  * slots before the XTLB refill exception handler which belong to the
1256  * unused TLB refill exception.
1257  */
1258 #define MIPS64_REFILL_INSNS 32
1259
1260 static void build_r4000_tlb_refill_handler(void)
1261 {
1262         u32 *p = tlb_handler;
1263         struct uasm_label *l = labels;
1264         struct uasm_reloc *r = relocs;
1265         u32 *f;
1266         unsigned int final_len;
1267         struct mips_huge_tlb_info htlb_info __maybe_unused;
1268         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1269
1270         memset(tlb_handler, 0, sizeof(tlb_handler));
1271         memset(labels, 0, sizeof(labels));
1272         memset(relocs, 0, sizeof(relocs));
1273         memset(final_handler, 0, sizeof(final_handler));
1274
1275         if (IS_ENABLED(CONFIG_64BIT) && (scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1276                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1277                                                           scratch_reg);
1278                 vmalloc_mode = refill_scratch;
1279         } else {
1280                 htlb_info.huge_pte = K0;
1281                 htlb_info.restore_scratch = 0;
1282                 htlb_info.need_reload_pte = true;
1283                 vmalloc_mode = refill_noscratch;
1284                 /*
1285                  * create the plain linear handler
1286                  */
1287                 if (bcm1250_m3_war()) {
1288                         unsigned int segbits = 44;
1289
1290                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1291                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1292                         uasm_i_xor(&p, K0, K0, K1);
1293                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1294                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1295                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1296                         uasm_i_or(&p, K0, K0, K1);
1297                         uasm_il_bnez(&p, &r, K0, label_leave);
1298                         /* No need for uasm_i_nop */
1299                 }
1300
1301 #ifdef CONFIG_64BIT
1302                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1303 #else
1304                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1305 #endif
1306
1307 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1308                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1309 #endif
1310
1311                 build_get_ptep(&p, K0, K1);
1312                 build_update_entries(&p, K0, K1);
1313                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1314                 uasm_l_leave(&l, p);
1315                 uasm_i_eret(&p); /* return from trap */
1316         }
1317 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1318         uasm_l_tlb_huge_update(&l, p);
1319         if (htlb_info.need_reload_pte)
1320                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1321         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1322         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1323                                    htlb_info.restore_scratch);
1324 #endif
1325
1326 #ifdef CONFIG_64BIT
1327         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1328 #endif
1329
1330         /*
1331          * Overflow check: For the 64bit handler, we need at least one
1332          * free instruction slot for the wrap-around branch. In worst
1333          * case, if the intended insertion point is a delay slot, we
1334          * need three, with the second nop'ed and the third being
1335          * unused.
1336          */
1337         switch (boot_cpu_type()) {
1338         default:
1339                 if (sizeof(long) == 4) {
1340         case CPU_LOONGSON2:
1341                 /* Loongson2 ebase is different than r4k, we have more space */
1342                         if ((p - tlb_handler) > 64)
1343                                 panic("TLB refill handler space exceeded");
1344                         /*
1345                          * Now fold the handler in the TLB refill handler space.
1346                          */
1347                         f = final_handler;
1348                         /* Simplest case, just copy the handler. */
1349                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1350                         final_len = p - tlb_handler;
1351                         break;
1352                 } else {
1353                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1354                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1355                                 && uasm_insn_has_bdelay(relocs,
1356                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1357                                 panic("TLB refill handler space exceeded");
1358                         /*
1359                          * Now fold the handler in the TLB refill handler space.
1360                          */
1361                         f = final_handler + MIPS64_REFILL_INSNS;
1362                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1363                                 /* Just copy the handler. */
1364                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1365                                 final_len = p - tlb_handler;
1366                         } else {
1367 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1368                                 const enum label_id ls = label_tlb_huge_update;
1369 #else
1370                                 const enum label_id ls = label_vmalloc;
1371 #endif
1372                                 u32 *split;
1373                                 int ov = 0;
1374                                 int i;
1375
1376                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1377                                         ;
1378                                 BUG_ON(i == ARRAY_SIZE(labels));
1379                                 split = labels[i].addr;
1380
1381                                 /*
1382                                  * See if we have overflown one way or the other.
1383                                  */
1384                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1385                                     split < p - MIPS64_REFILL_INSNS)
1386                                         ov = 1;
1387
1388                                 if (ov) {
1389                                         /*
1390                                          * Split two instructions before the end.  One
1391                                          * for the branch and one for the instruction
1392                                          * in the delay slot.
1393                                          */
1394                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1395
1396                                         /*
1397                                          * If the branch would fall in a delay slot,
1398                                          * we must back up an additional instruction
1399                                          * so that it is no longer in a delay slot.
1400                                          */
1401                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1402                                                 split--;
1403                                 }
1404                                 /* Copy first part of the handler. */
1405                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1406                                 f += split - tlb_handler;
1407
1408                                 if (ov) {
1409                                         /* Insert branch. */
1410                                         uasm_l_split(&l, final_handler);
1411                                         uasm_il_b(&f, &r, label_split);
1412                                         if (uasm_insn_has_bdelay(relocs, split))
1413                                                 uasm_i_nop(&f);
1414                                         else {
1415                                                 uasm_copy_handler(relocs, labels,
1416                                                                   split, split + 1, f);
1417                                                 uasm_move_labels(labels, f, f + 1, -1);
1418                                                 f++;
1419                                                 split++;
1420                                         }
1421                                 }
1422
1423                                 /* Copy the rest of the handler. */
1424                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1425                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1426                                             (p - split);
1427                         }
1428                 }
1429                 break;
1430         }
1431
1432         uasm_resolve_relocs(relocs, labels);
1433         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1434                  final_len);
1435
1436         memcpy((void *)ebase, final_handler, 0x100);
1437         local_flush_icache_range(ebase, ebase + 0x100);
1438
1439         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1440 }
1441
1442 extern u32 handle_tlbl[], handle_tlbl_end[];
1443 extern u32 handle_tlbs[], handle_tlbs_end[];
1444 extern u32 handle_tlbm[], handle_tlbm_end[];
1445 extern u32 tlbmiss_handler_setup_pgd_start[], tlbmiss_handler_setup_pgd[];
1446 extern u32 tlbmiss_handler_setup_pgd_end[];
1447
1448 static void build_setup_pgd(void)
1449 {
1450         const int a0 = 4;
1451         const int __maybe_unused a1 = 5;
1452         const int __maybe_unused a2 = 6;
1453         u32 *p = tlbmiss_handler_setup_pgd_start;
1454         const int tlbmiss_handler_setup_pgd_size =
1455                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd_start;
1456 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1457         long pgdc = (long)pgd_current;
1458 #endif
1459
1460         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1461                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1462         memset(labels, 0, sizeof(labels));
1463         memset(relocs, 0, sizeof(relocs));
1464         pgd_reg = allocate_kscratch();
1465 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1466         if (pgd_reg == -1) {
1467                 struct uasm_label *l = labels;
1468                 struct uasm_reloc *r = relocs;
1469
1470                 /* PGD << 11 in c0_Context */
1471                 /*
1472                  * If it is a ckseg0 address, convert to a physical
1473                  * address.  Shifting right by 29 and adding 4 will
1474                  * result in zero for these addresses.
1475                  *
1476                  */
1477                 UASM_i_SRA(&p, a1, a0, 29);
1478                 UASM_i_ADDIU(&p, a1, a1, 4);
1479                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1480                 uasm_i_nop(&p);
1481                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1482                 uasm_l_tlbl_goaround1(&l, p);
1483                 UASM_i_SLL(&p, a0, a0, 11);
1484                 uasm_i_jr(&p, 31);
1485                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1486         } else {
1487                 /* PGD in c0_KScratch */
1488                 uasm_i_jr(&p, 31);
1489                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1490         }
1491 #else
1492 #ifdef CONFIG_SMP
1493         /* Save PGD to pgd_current[smp_processor_id()] */
1494         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1495         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1496         UASM_i_LA_mostly(&p, a2, pgdc);
1497         UASM_i_ADDU(&p, a2, a2, a1);
1498         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1499 #else
1500         UASM_i_LA_mostly(&p, a2, pgdc);
1501         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1502 #endif /* SMP */
1503         uasm_i_jr(&p, 31);
1504
1505         /* if pgd_reg is allocated, save PGD also to scratch register */
1506         if (pgd_reg != -1)
1507                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1508         else
1509                 uasm_i_nop(&p);
1510 #endif
1511         if (p >= tlbmiss_handler_setup_pgd_end)
1512                 panic("tlbmiss_handler_setup_pgd space exceeded");
1513
1514         uasm_resolve_relocs(relocs, labels);
1515         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1516                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1517
1518         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1519                                         tlbmiss_handler_setup_pgd_size);
1520 }
1521
1522 static void
1523 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1524 {
1525 #ifdef CONFIG_SMP
1526 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1527         if (cpu_has_64bits)
1528                 uasm_i_lld(p, pte, 0, ptr);
1529         else
1530 # endif
1531                 UASM_i_LL(p, pte, 0, ptr);
1532 #else
1533 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1534         if (cpu_has_64bits)
1535                 uasm_i_ld(p, pte, 0, ptr);
1536         else
1537 # endif
1538                 UASM_i_LW(p, pte, 0, ptr);
1539 #endif
1540 }
1541
1542 static void
1543 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1544         unsigned int mode)
1545 {
1546 #ifdef CONFIG_PHYS_ADDR_T_64BIT
1547         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1548
1549         if (!cpu_has_64bits) {
1550                 const int scratch = 1; /* Our extra working register */
1551
1552                 uasm_i_lui(p, scratch, (mode >> 16));
1553                 uasm_i_or(p, pte, pte, scratch);
1554         } else
1555 #endif
1556         uasm_i_ori(p, pte, pte, mode);
1557 #ifdef CONFIG_SMP
1558 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1559         if (cpu_has_64bits)
1560                 uasm_i_scd(p, pte, 0, ptr);
1561         else
1562 # endif
1563                 UASM_i_SC(p, pte, 0, ptr);
1564
1565         if (r10000_llsc_war())
1566                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1567         else
1568                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1569
1570 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1571         if (!cpu_has_64bits) {
1572                 /* no uasm_i_nop needed */
1573                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1574                 uasm_i_ori(p, pte, pte, hwmode);
1575                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1576                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1577                 /* no uasm_i_nop needed */
1578                 uasm_i_lw(p, pte, 0, ptr);
1579         } else
1580                 uasm_i_nop(p);
1581 # else
1582         uasm_i_nop(p);
1583 # endif
1584 #else
1585 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1586         if (cpu_has_64bits)
1587                 uasm_i_sd(p, pte, 0, ptr);
1588         else
1589 # endif
1590                 UASM_i_SW(p, pte, 0, ptr);
1591
1592 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1593         if (!cpu_has_64bits) {
1594                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1595                 uasm_i_ori(p, pte, pte, hwmode);
1596                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1597                 uasm_i_lw(p, pte, 0, ptr);
1598         }
1599 # endif
1600 #endif
1601 }
1602
1603 /*
1604  * Check if PTE is present, if not then jump to LABEL. PTR points to
1605  * the page table where this PTE is located, PTE will be re-loaded
1606  * with it's original value.
1607  */
1608 static void
1609 build_pte_present(u32 **p, struct uasm_reloc **r,
1610                   int pte, int ptr, int scratch, enum label_id lid)
1611 {
1612         int t = scratch >= 0 ? scratch : pte;
1613         int cur = pte;
1614
1615         if (cpu_has_rixi) {
1616                 if (use_bbit_insns()) {
1617                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1618                         uasm_i_nop(p);
1619                 } else {
1620                         if (_PAGE_PRESENT_SHIFT) {
1621                                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1622                                 cur = t;
1623                         }
1624                         uasm_i_andi(p, t, cur, 1);
1625                         uasm_il_beqz(p, r, t, lid);
1626                         if (pte == t)
1627                                 /* You lose the SMP race :-(*/
1628                                 iPTE_LW(p, pte, ptr);
1629                 }
1630         } else {
1631                 if (_PAGE_PRESENT_SHIFT) {
1632                         uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1633                         cur = t;
1634                 }
1635                 uasm_i_andi(p, t, cur,
1636                         (_PAGE_PRESENT | _PAGE_READ) >> _PAGE_PRESENT_SHIFT);
1637                 uasm_i_xori(p, t, t,
1638                         (_PAGE_PRESENT | _PAGE_READ) >> _PAGE_PRESENT_SHIFT);
1639                 uasm_il_bnez(p, r, t, lid);
1640                 if (pte == t)
1641                         /* You lose the SMP race :-(*/
1642                         iPTE_LW(p, pte, ptr);
1643         }
1644 }
1645
1646 /* Make PTE valid, store result in PTR. */
1647 static void
1648 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1649                  unsigned int ptr)
1650 {
1651         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1652
1653         iPTE_SW(p, r, pte, ptr, mode);
1654 }
1655
1656 /*
1657  * Check if PTE can be written to, if not branch to LABEL. Regardless
1658  * restore PTE with value from PTR when done.
1659  */
1660 static void
1661 build_pte_writable(u32 **p, struct uasm_reloc **r,
1662                    unsigned int pte, unsigned int ptr, int scratch,
1663                    enum label_id lid)
1664 {
1665         int t = scratch >= 0 ? scratch : pte;
1666         int cur = pte;
1667
1668         if (_PAGE_PRESENT_SHIFT) {
1669                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1670                 cur = t;
1671         }
1672         uasm_i_andi(p, t, cur,
1673                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1674         uasm_i_xori(p, t, t,
1675                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1676         uasm_il_bnez(p, r, t, lid);
1677         if (pte == t)
1678                 /* You lose the SMP race :-(*/
1679                 iPTE_LW(p, pte, ptr);
1680         else
1681                 uasm_i_nop(p);
1682 }
1683
1684 /* Make PTE writable, update software status bits as well, then store
1685  * at PTR.
1686  */
1687 static void
1688 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1689                  unsigned int ptr)
1690 {
1691         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1692                              | _PAGE_DIRTY);
1693
1694         iPTE_SW(p, r, pte, ptr, mode);
1695 }
1696
1697 /*
1698  * Check if PTE can be modified, if not branch to LABEL. Regardless
1699  * restore PTE with value from PTR when done.
1700  */
1701 static void
1702 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1703                      unsigned int pte, unsigned int ptr, int scratch,
1704                      enum label_id lid)
1705 {
1706         if (use_bbit_insns()) {
1707                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1708                 uasm_i_nop(p);
1709         } else {
1710                 int t = scratch >= 0 ? scratch : pte;
1711                 uasm_i_srl(p, t, pte, _PAGE_WRITE_SHIFT);
1712                 uasm_i_andi(p, t, t, 1);
1713                 uasm_il_beqz(p, r, t, lid);
1714                 if (pte == t)
1715                         /* You lose the SMP race :-(*/
1716                         iPTE_LW(p, pte, ptr);
1717         }
1718 }
1719
1720 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1721
1722
1723 /*
1724  * R3000 style TLB load/store/modify handlers.
1725  */
1726
1727 /*
1728  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1729  * Then it returns.
1730  */
1731 static void
1732 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1733 {
1734         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1735         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1736         uasm_i_tlbwi(p);
1737         uasm_i_jr(p, tmp);
1738         uasm_i_rfe(p); /* branch delay */
1739 }
1740
1741 /*
1742  * This places the pte into ENTRYLO0 and writes it with tlbwi
1743  * or tlbwr as appropriate.  This is because the index register
1744  * may have the probe fail bit set as a result of a trap on a
1745  * kseg2 access, i.e. without refill.  Then it returns.
1746  */
1747 static void
1748 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1749                              struct uasm_reloc **r, unsigned int pte,
1750                              unsigned int tmp)
1751 {
1752         uasm_i_mfc0(p, tmp, C0_INDEX);
1753         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1754         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1755         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1756         uasm_i_tlbwi(p); /* cp0 delay */
1757         uasm_i_jr(p, tmp);
1758         uasm_i_rfe(p); /* branch delay */
1759         uasm_l_r3000_write_probe_fail(l, *p);
1760         uasm_i_tlbwr(p); /* cp0 delay */
1761         uasm_i_jr(p, tmp);
1762         uasm_i_rfe(p); /* branch delay */
1763 }
1764
1765 static void
1766 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1767                                    unsigned int ptr)
1768 {
1769         long pgdc = (long)pgd_current;
1770
1771         uasm_i_mfc0(p, pte, C0_BADVADDR);
1772         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1773         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1774         uasm_i_srl(p, pte, pte, 22); /* load delay */
1775         uasm_i_sll(p, pte, pte, 2);
1776         uasm_i_addu(p, ptr, ptr, pte);
1777         uasm_i_mfc0(p, pte, C0_CONTEXT);
1778         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1779         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1780         uasm_i_addu(p, ptr, ptr, pte);
1781         uasm_i_lw(p, pte, 0, ptr);
1782         uasm_i_tlbp(p); /* load delay */
1783 }
1784
1785 static void build_r3000_tlb_load_handler(void)
1786 {
1787         u32 *p = handle_tlbl;
1788         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1789         struct uasm_label *l = labels;
1790         struct uasm_reloc *r = relocs;
1791
1792         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1793         memset(labels, 0, sizeof(labels));
1794         memset(relocs, 0, sizeof(relocs));
1795
1796         build_r3000_tlbchange_handler_head(&p, K0, K1);
1797         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1798         uasm_i_nop(&p); /* load delay */
1799         build_make_valid(&p, &r, K0, K1);
1800         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1801
1802         uasm_l_nopage_tlbl(&l, p);
1803         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1804         uasm_i_nop(&p);
1805
1806         if (p >= handle_tlbl_end)
1807                 panic("TLB load handler fastpath space exceeded");
1808
1809         uasm_resolve_relocs(relocs, labels);
1810         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1811                  (unsigned int)(p - handle_tlbl));
1812
1813         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1814 }
1815
1816 static void build_r3000_tlb_store_handler(void)
1817 {
1818         u32 *p = handle_tlbs;
1819         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1820         struct uasm_label *l = labels;
1821         struct uasm_reloc *r = relocs;
1822
1823         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1824         memset(labels, 0, sizeof(labels));
1825         memset(relocs, 0, sizeof(relocs));
1826
1827         build_r3000_tlbchange_handler_head(&p, K0, K1);
1828         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1829         uasm_i_nop(&p); /* load delay */
1830         build_make_write(&p, &r, K0, K1);
1831         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1832
1833         uasm_l_nopage_tlbs(&l, p);
1834         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1835         uasm_i_nop(&p);
1836
1837         if (p >= handle_tlbs_end)
1838                 panic("TLB store handler fastpath space exceeded");
1839
1840         uasm_resolve_relocs(relocs, labels);
1841         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1842                  (unsigned int)(p - handle_tlbs));
1843
1844         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1845 }
1846
1847 static void build_r3000_tlb_modify_handler(void)
1848 {
1849         u32 *p = handle_tlbm;
1850         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1851         struct uasm_label *l = labels;
1852         struct uasm_reloc *r = relocs;
1853
1854         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1855         memset(labels, 0, sizeof(labels));
1856         memset(relocs, 0, sizeof(relocs));
1857
1858         build_r3000_tlbchange_handler_head(&p, K0, K1);
1859         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1860         uasm_i_nop(&p); /* load delay */
1861         build_make_write(&p, &r, K0, K1);
1862         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1863
1864         uasm_l_nopage_tlbm(&l, p);
1865         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1866         uasm_i_nop(&p);
1867
1868         if (p >= handle_tlbm_end)
1869                 panic("TLB modify handler fastpath space exceeded");
1870
1871         uasm_resolve_relocs(relocs, labels);
1872         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1873                  (unsigned int)(p - handle_tlbm));
1874
1875         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
1876 }
1877 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
1878
1879 /*
1880  * R4000 style TLB load/store/modify handlers.
1881  */
1882 static struct work_registers
1883 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1884                                    struct uasm_reloc **r)
1885 {
1886         struct work_registers wr = build_get_work_registers(p);
1887
1888 #ifdef CONFIG_64BIT
1889         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
1890 #else
1891         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
1892 #endif
1893
1894 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1895         /*
1896          * For huge tlb entries, pmd doesn't contain an address but
1897          * instead contains the tlb pte. Check the PAGE_HUGE bit and
1898          * see if we need to jump to huge tlb processing.
1899          */
1900         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
1901 #endif
1902
1903         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
1904         UASM_i_LW(p, wr.r2, 0, wr.r2);
1905         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1906         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1907         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
1908
1909 #ifdef CONFIG_SMP
1910         uasm_l_smp_pgtable_change(l, *p);
1911 #endif
1912         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
1913         if (!m4kc_tlbp_war()) {
1914                 build_tlb_probe_entry(p);
1915                 if (cpu_has_htw) {
1916                         /* race condition happens, leaving */
1917                         uasm_i_ehb(p);
1918                         uasm_i_mfc0(p, wr.r3, C0_INDEX);
1919                         uasm_il_bltz(p, r, wr.r3, label_leave);
1920                         uasm_i_nop(p);
1921                 }
1922         }
1923         return wr;
1924 }
1925
1926 static void
1927 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1928                                    struct uasm_reloc **r, unsigned int tmp,
1929                                    unsigned int ptr)
1930 {
1931         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1932         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1933         build_update_entries(p, tmp, ptr);
1934         build_tlb_write_entry(p, l, r, tlb_indexed);
1935         uasm_l_leave(l, *p);
1936         build_restore_work_registers(p);
1937         uasm_i_eret(p); /* return from trap */
1938
1939 #ifdef CONFIG_64BIT
1940         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
1941 #endif
1942 }
1943
1944 static void build_r4000_tlb_load_handler(void)
1945 {
1946         u32 *p = handle_tlbl;
1947         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1948         struct uasm_label *l = labels;
1949         struct uasm_reloc *r = relocs;
1950         struct work_registers wr;
1951
1952         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1953         memset(labels, 0, sizeof(labels));
1954         memset(relocs, 0, sizeof(relocs));
1955
1956         if (bcm1250_m3_war()) {
1957                 unsigned int segbits = 44;
1958
1959                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1960                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1961                 uasm_i_xor(&p, K0, K0, K1);
1962                 uasm_i_dsrl_safe(&p, K1, K0, 62);
1963                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1964                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1965                 uasm_i_or(&p, K0, K0, K1);
1966                 uasm_il_bnez(&p, &r, K0, label_leave);
1967                 /* No need for uasm_i_nop */
1968         }
1969
1970         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
1971         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
1972         if (m4kc_tlbp_war())
1973                 build_tlb_probe_entry(&p);
1974
1975         if (cpu_has_rixi && !cpu_has_rixiex) {
1976                 /*
1977                  * If the page is not _PAGE_VALID, RI or XI could not
1978                  * have triggered it.  Skip the expensive test..
1979                  */
1980                 if (use_bbit_insns()) {
1981                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
1982                                       label_tlbl_goaround1);
1983                 } else {
1984                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
1985                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
1986                 }
1987                 uasm_i_nop(&p);
1988
1989                 uasm_i_tlbr(&p);
1990
1991                 switch (current_cpu_type()) {
1992                 default:
1993                         if (cpu_has_mips_r2_exec_hazard) {
1994                                 uasm_i_ehb(&p);
1995
1996                 case CPU_CAVIUM_OCTEON:
1997                 case CPU_CAVIUM_OCTEON_PLUS:
1998                 case CPU_CAVIUM_OCTEON2:
1999                                 break;
2000                         }
2001                 }
2002
2003                 /* Examine  entrylo 0 or 1 based on ptr. */
2004                 if (use_bbit_insns()) {
2005                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2006                 } else {
2007                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2008                         uasm_i_beqz(&p, wr.r3, 8);
2009                 }
2010                 /* load it in the delay slot*/
2011                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2012                 /* load it if ptr is odd */
2013                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2014                 /*
2015                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2016                  * XI must have triggered it.
2017                  */
2018                 if (use_bbit_insns()) {
2019                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
2020                         uasm_i_nop(&p);
2021                         uasm_l_tlbl_goaround1(&l, p);
2022                 } else {
2023                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2024                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
2025                         uasm_i_nop(&p);
2026                 }
2027                 uasm_l_tlbl_goaround1(&l, p);
2028         }
2029         build_make_valid(&p, &r, wr.r1, wr.r2);
2030         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2031
2032 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2033         /*
2034          * This is the entry point when build_r4000_tlbchange_handler_head
2035          * spots a huge page.
2036          */
2037         uasm_l_tlb_huge_update(&l, p);
2038         iPTE_LW(&p, wr.r1, wr.r2);
2039         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2040         build_tlb_probe_entry(&p);
2041
2042         if (cpu_has_rixi && !cpu_has_rixiex) {
2043                 /*
2044                  * If the page is not _PAGE_VALID, RI or XI could not
2045                  * have triggered it.  Skip the expensive test..
2046                  */
2047                 if (use_bbit_insns()) {
2048                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2049                                       label_tlbl_goaround2);
2050                 } else {
2051                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2052                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2053                 }
2054                 uasm_i_nop(&p);
2055
2056                 uasm_i_tlbr(&p);
2057
2058                 switch (current_cpu_type()) {
2059                 default:
2060                         if (cpu_has_mips_r2_exec_hazard) {
2061                                 uasm_i_ehb(&p);
2062
2063                 case CPU_CAVIUM_OCTEON:
2064                 case CPU_CAVIUM_OCTEON_PLUS:
2065                 case CPU_CAVIUM_OCTEON2:
2066                                 break;
2067                         }
2068                 }
2069
2070                 /* Examine  entrylo 0 or 1 based on ptr. */
2071                 if (use_bbit_insns()) {
2072                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2073                 } else {
2074                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2075                         uasm_i_beqz(&p, wr.r3, 8);
2076                 }
2077                 /* load it in the delay slot*/
2078                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2079                 /* load it if ptr is odd */
2080                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2081                 /*
2082                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2083                  * XI must have triggered it.
2084                  */
2085                 if (use_bbit_insns()) {
2086                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2087                 } else {
2088                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2089                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2090                 }
2091                 if (PM_DEFAULT_MASK == 0)
2092                         uasm_i_nop(&p);
2093                 /*
2094                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2095                  * it is restored in build_huge_tlb_write_entry.
2096                  */
2097                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2098
2099                 uasm_l_tlbl_goaround2(&l, p);
2100         }
2101         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2102         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 1);
2103 #endif
2104
2105         uasm_l_nopage_tlbl(&l, p);
2106         build_restore_work_registers(&p);
2107 #ifdef CONFIG_CPU_MICROMIPS
2108         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2109                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2110                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2111                 uasm_i_jr(&p, K0);
2112         } else
2113 #endif
2114         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2115         uasm_i_nop(&p);
2116
2117         if (p >= handle_tlbl_end)
2118                 panic("TLB load handler fastpath space exceeded");
2119
2120         uasm_resolve_relocs(relocs, labels);
2121         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2122                  (unsigned int)(p - handle_tlbl));
2123
2124         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2125 }
2126
2127 static void build_r4000_tlb_store_handler(void)
2128 {
2129         u32 *p = handle_tlbs;
2130         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2131         struct uasm_label *l = labels;
2132         struct uasm_reloc *r = relocs;
2133         struct work_registers wr;
2134
2135         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2136         memset(labels, 0, sizeof(labels));
2137         memset(relocs, 0, sizeof(relocs));
2138
2139         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2140         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2141         if (m4kc_tlbp_war())
2142                 build_tlb_probe_entry(&p);
2143         build_make_write(&p, &r, wr.r1, wr.r2);
2144         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2145
2146 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2147         /*
2148          * This is the entry point when
2149          * build_r4000_tlbchange_handler_head spots a huge page.
2150          */
2151         uasm_l_tlb_huge_update(&l, p);
2152         iPTE_LW(&p, wr.r1, wr.r2);
2153         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2154         build_tlb_probe_entry(&p);
2155         uasm_i_ori(&p, wr.r1, wr.r1,
2156                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2157         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 1);
2158 #endif
2159
2160         uasm_l_nopage_tlbs(&l, p);
2161         build_restore_work_registers(&p);
2162 #ifdef CONFIG_CPU_MICROMIPS
2163         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2164                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2165                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2166                 uasm_i_jr(&p, K0);
2167         } else
2168 #endif
2169         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2170         uasm_i_nop(&p);
2171
2172         if (p >= handle_tlbs_end)
2173                 panic("TLB store handler fastpath space exceeded");
2174
2175         uasm_resolve_relocs(relocs, labels);
2176         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2177                  (unsigned int)(p - handle_tlbs));
2178
2179         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2180 }
2181
2182 static void build_r4000_tlb_modify_handler(void)
2183 {
2184         u32 *p = handle_tlbm;
2185         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2186         struct uasm_label *l = labels;
2187         struct uasm_reloc *r = relocs;
2188         struct work_registers wr;
2189
2190         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2191         memset(labels, 0, sizeof(labels));
2192         memset(relocs, 0, sizeof(relocs));
2193
2194         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2195         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2196         if (m4kc_tlbp_war())
2197                 build_tlb_probe_entry(&p);
2198         /* Present and writable bits set, set accessed and dirty bits. */
2199         build_make_write(&p, &r, wr.r1, wr.r2);
2200         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2201
2202 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2203         /*
2204          * This is the entry point when
2205          * build_r4000_tlbchange_handler_head spots a huge page.
2206          */
2207         uasm_l_tlb_huge_update(&l, p);
2208         iPTE_LW(&p, wr.r1, wr.r2);
2209         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2210         build_tlb_probe_entry(&p);
2211         uasm_i_ori(&p, wr.r1, wr.r1,
2212                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2213         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 0);
2214 #endif
2215
2216         uasm_l_nopage_tlbm(&l, p);
2217         build_restore_work_registers(&p);
2218 #ifdef CONFIG_CPU_MICROMIPS
2219         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2220                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2221                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2222                 uasm_i_jr(&p, K0);
2223         } else
2224 #endif
2225         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2226         uasm_i_nop(&p);
2227
2228         if (p >= handle_tlbm_end)
2229                 panic("TLB modify handler fastpath space exceeded");
2230
2231         uasm_resolve_relocs(relocs, labels);
2232         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2233                  (unsigned int)(p - handle_tlbm));
2234
2235         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2236 }
2237
2238 static void flush_tlb_handlers(void)
2239 {
2240         local_flush_icache_range((unsigned long)handle_tlbl,
2241                            (unsigned long)handle_tlbl_end);
2242         local_flush_icache_range((unsigned long)handle_tlbs,
2243                            (unsigned long)handle_tlbs_end);
2244         local_flush_icache_range((unsigned long)handle_tlbm,
2245                            (unsigned long)handle_tlbm_end);
2246         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2247                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2248 }
2249
2250 static void print_htw_config(void)
2251 {
2252         unsigned long config;
2253         unsigned int pwctl;
2254         const int field = 2 * sizeof(unsigned long);
2255
2256         config = read_c0_pwfield();
2257         pr_debug("PWField (0x%0*lx): GDI: 0x%02lx  UDI: 0x%02lx  MDI: 0x%02lx  PTI: 0x%02lx  PTEI: 0x%02lx\n",
2258                 field, config,
2259                 (config & MIPS_PWFIELD_GDI_MASK) >> MIPS_PWFIELD_GDI_SHIFT,
2260                 (config & MIPS_PWFIELD_UDI_MASK) >> MIPS_PWFIELD_UDI_SHIFT,
2261                 (config & MIPS_PWFIELD_MDI_MASK) >> MIPS_PWFIELD_MDI_SHIFT,
2262                 (config & MIPS_PWFIELD_PTI_MASK) >> MIPS_PWFIELD_PTI_SHIFT,
2263                 (config & MIPS_PWFIELD_PTEI_MASK) >> MIPS_PWFIELD_PTEI_SHIFT);
2264
2265         config = read_c0_pwsize();
2266         pr_debug("PWSize  (0x%0*lx): GDW: 0x%02lx  UDW: 0x%02lx  MDW: 0x%02lx  PTW: 0x%02lx  PTEW: 0x%02lx\n",
2267                 field, config,
2268                 (config & MIPS_PWSIZE_GDW_MASK) >> MIPS_PWSIZE_GDW_SHIFT,
2269                 (config & MIPS_PWSIZE_UDW_MASK) >> MIPS_PWSIZE_UDW_SHIFT,
2270                 (config & MIPS_PWSIZE_MDW_MASK) >> MIPS_PWSIZE_MDW_SHIFT,
2271                 (config & MIPS_PWSIZE_PTW_MASK) >> MIPS_PWSIZE_PTW_SHIFT,
2272                 (config & MIPS_PWSIZE_PTEW_MASK) >> MIPS_PWSIZE_PTEW_SHIFT);
2273
2274         pwctl = read_c0_pwctl();
2275         pr_debug("PWCtl   (0x%x): PWEn: 0x%x  DPH: 0x%x  HugePg: 0x%x  Psn: 0x%x\n",
2276                 pwctl,
2277                 (pwctl & MIPS_PWCTL_PWEN_MASK) >> MIPS_PWCTL_PWEN_SHIFT,
2278                 (pwctl & MIPS_PWCTL_DPH_MASK) >> MIPS_PWCTL_DPH_SHIFT,
2279                 (pwctl & MIPS_PWCTL_HUGEPG_MASK) >> MIPS_PWCTL_HUGEPG_SHIFT,
2280                 (pwctl & MIPS_PWCTL_PSN_MASK) >> MIPS_PWCTL_PSN_SHIFT);
2281 }
2282
2283 static void config_htw_params(void)
2284 {
2285         unsigned long pwfield, pwsize, ptei;
2286         unsigned int config;
2287
2288         /*
2289          * We are using 2-level page tables, so we only need to
2290          * setup GDW and PTW appropriately. UDW and MDW will remain 0.
2291          * The default value of GDI/UDI/MDI/PTI is 0xc. It is illegal to
2292          * write values less than 0xc in these fields because the entire
2293          * write will be dropped. As a result of which, we must preserve
2294          * the original reset values and overwrite only what we really want.
2295          */
2296
2297         pwfield = read_c0_pwfield();
2298         /* re-initialize the GDI field */
2299         pwfield &= ~MIPS_PWFIELD_GDI_MASK;
2300         pwfield |= PGDIR_SHIFT << MIPS_PWFIELD_GDI_SHIFT;
2301         /* re-initialize the PTI field including the even/odd bit */
2302         pwfield &= ~MIPS_PWFIELD_PTI_MASK;
2303         pwfield |= PAGE_SHIFT << MIPS_PWFIELD_PTI_SHIFT;
2304         if (CONFIG_PGTABLE_LEVELS >= 3) {
2305                 pwfield &= ~MIPS_PWFIELD_MDI_MASK;
2306                 pwfield |= PMD_SHIFT << MIPS_PWFIELD_MDI_SHIFT;
2307         }
2308         /* Set the PTEI right shift */
2309         ptei = _PAGE_GLOBAL_SHIFT << MIPS_PWFIELD_PTEI_SHIFT;
2310         pwfield |= ptei;
2311         write_c0_pwfield(pwfield);
2312         /* Check whether the PTEI value is supported */
2313         back_to_back_c0_hazard();
2314         pwfield = read_c0_pwfield();
2315         if (((pwfield & MIPS_PWFIELD_PTEI_MASK) << MIPS_PWFIELD_PTEI_SHIFT)
2316                 != ptei) {
2317                 pr_warn("Unsupported PTEI field value: 0x%lx. HTW will not be enabled",
2318                         ptei);
2319                 /*
2320                  * Drop option to avoid HTW being enabled via another path
2321                  * (eg htw_reset())
2322                  */
2323                 current_cpu_data.options &= ~MIPS_CPU_HTW;
2324                 return;
2325         }
2326
2327         pwsize = ilog2(PTRS_PER_PGD) << MIPS_PWSIZE_GDW_SHIFT;
2328         pwsize |= ilog2(PTRS_PER_PTE) << MIPS_PWSIZE_PTW_SHIFT;
2329         if (CONFIG_PGTABLE_LEVELS >= 3)
2330                 pwsize |= ilog2(PTRS_PER_PMD) << MIPS_PWSIZE_MDW_SHIFT;
2331
2332         pwsize |= ilog2(sizeof(pte_t)/4) << MIPS_PWSIZE_PTEW_SHIFT;
2333
2334         write_c0_pwsize(pwsize);
2335
2336         /* Make sure everything is set before we enable the HTW */
2337         back_to_back_c0_hazard();
2338
2339         /* Enable HTW and disable the rest of the pwctl fields */
2340         config = 1 << MIPS_PWCTL_PWEN_SHIFT;
2341         write_c0_pwctl(config);
2342         pr_info("Hardware Page Table Walker enabled\n");
2343
2344         print_htw_config();
2345 }
2346
2347 static void config_xpa_params(void)
2348 {
2349 #ifdef CONFIG_XPA
2350         unsigned int pagegrain;
2351
2352         if (mips_xpa_disabled) {
2353                 pr_info("Extended Physical Addressing (XPA) disabled\n");
2354                 return;
2355         }
2356
2357         pagegrain = read_c0_pagegrain();
2358         write_c0_pagegrain(pagegrain | PG_ELPA);
2359         back_to_back_c0_hazard();
2360         pagegrain = read_c0_pagegrain();
2361
2362         if (pagegrain & PG_ELPA)
2363                 pr_info("Extended Physical Addressing (XPA) enabled\n");
2364         else
2365                 panic("Extended Physical Addressing (XPA) disabled");
2366 #endif
2367 }
2368
2369 static void check_pabits(void)
2370 {
2371         unsigned long entry;
2372         unsigned pabits, fillbits;
2373
2374         if (!cpu_has_rixi || !_PAGE_NO_EXEC) {
2375                 /*
2376                  * We'll only be making use of the fact that we can rotate bits
2377                  * into the fill if the CPU supports RIXI, so don't bother
2378                  * probing this for CPUs which don't.
2379                  */
2380                 return;
2381         }
2382
2383         write_c0_entrylo0(~0ul);
2384         back_to_back_c0_hazard();
2385         entry = read_c0_entrylo0();
2386
2387         /* clear all non-PFN bits */
2388         entry &= ~((1 << MIPS_ENTRYLO_PFN_SHIFT) - 1);
2389         entry &= ~(MIPS_ENTRYLO_RI | MIPS_ENTRYLO_XI);
2390
2391         /* find a lower bound on PABITS, and upper bound on fill bits */
2392         pabits = fls_long(entry) + 6;
2393         fillbits = max_t(int, (int)BITS_PER_LONG - pabits, 0);
2394
2395         /* minus the RI & XI bits */
2396         fillbits -= min_t(unsigned, fillbits, 2);
2397
2398         if (fillbits >= ilog2(_PAGE_NO_EXEC))
2399                 fill_includes_sw_bits = true;
2400
2401         pr_debug("Entry* registers contain %u fill bits\n", fillbits);
2402 }
2403
2404 void build_tlb_refill_handler(void)
2405 {
2406         /*
2407          * The refill handler is generated per-CPU, multi-node systems
2408          * may have local storage for it. The other handlers are only
2409          * needed once.
2410          */
2411         static int run_once = 0;
2412
2413         output_pgtable_bits_defines();
2414         check_pabits();
2415
2416 #ifdef CONFIG_64BIT
2417         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2418 #endif
2419
2420         switch (current_cpu_type()) {
2421         case CPU_R2000:
2422         case CPU_R3000:
2423         case CPU_R3000A:
2424         case CPU_R3081E:
2425         case CPU_TX3912:
2426         case CPU_TX3922:
2427         case CPU_TX3927:
2428 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2429                 if (cpu_has_local_ebase)
2430                         build_r3000_tlb_refill_handler();
2431                 if (!run_once) {
2432                         if (!cpu_has_local_ebase)
2433                                 build_r3000_tlb_refill_handler();
2434                         build_setup_pgd();
2435                         build_r3000_tlb_load_handler();
2436                         build_r3000_tlb_store_handler();
2437                         build_r3000_tlb_modify_handler();
2438                         flush_tlb_handlers();
2439                         run_once++;
2440                 }
2441 #else
2442                 panic("No R3000 TLB refill handler");
2443 #endif
2444                 break;
2445
2446         case CPU_R6000:
2447         case CPU_R6000A:
2448                 panic("No R6000 TLB refill handler yet");
2449                 break;
2450
2451         case CPU_R8000:
2452                 panic("No R8000 TLB refill handler yet");
2453                 break;
2454
2455         default:
2456                 if (!run_once) {
2457                         scratch_reg = allocate_kscratch();
2458                         build_setup_pgd();
2459                         build_r4000_tlb_load_handler();
2460                         build_r4000_tlb_store_handler();
2461                         build_r4000_tlb_modify_handler();
2462                         if (!cpu_has_local_ebase)
2463                                 build_r4000_tlb_refill_handler();
2464                         flush_tlb_handlers();
2465                         run_once++;
2466                 }
2467                 if (cpu_has_local_ebase)
2468                         build_r4000_tlb_refill_handler();
2469                 if (cpu_has_xpa)
2470                         config_xpa_params();
2471                 if (cpu_has_htw)
2472                         config_htw_params();
2473         }
2474 }