arch/mips/include/asm/mips-cm.h

   1 /* SPDX-License-Identifier: GPL-2.0-or-later */
   2 /*
   3  * Copyright (C) 2013 Imagination Technologies
   4  * Author: Paul Burton <paul.burton@mips.com>
   5  */
   6
   7 #ifndef __MIPS_ASM_MIPS_CPS_H__
   8 # error Please include asm/mips-cps.h rather than asm/mips-cm.h
   9 #endif
  10
  11 #ifndef __MIPS_ASM_MIPS_CM_H__
  12 #define __MIPS_ASM_MIPS_CM_H__
  13
  14 #include <linux/bitfield.h>
  15 #include <linux/bitops.h>
  16 #include <linux/errno.h>
  17
  18 /* The base address of the CM GCR block */
  19 extern void __iomem *mips_gcr_base;
  20
  21 /* The base address of the CM L2-only sync region */
  22 extern void __iomem *mips_cm_l2sync_base;
  23
  24 /**
  25  * __mips_cm_phys_base - retrieve the physical base address of the CM
  26  *
  27  * This function returns the physical base address of the Coherence Manager
  28  * global control block, or 0 if no Coherence Manager is present. It provides
  29  * a default implementation which reads the CMGCRBase register where available,
  30  * and may be overridden by platforms which determine this address in a
  31  * different way by defining a function with the same prototype except for the
  32  * name mips_cm_phys_base (without underscores).
  33  */
  34 extern phys_addr_t __mips_cm_phys_base(void);
  35
  36 /**
  37  * mips_cm_l2sync_phys_base - retrieve the physical base address of the CM
  38  *                            L2-sync region
  39  *
  40  * This function returns the physical base address of the Coherence Manager
  41  * L2-cache only region. It provides a default implementation which reads the
  42  * CMGCRL2OnlySyncBase register where available or returns a 4K region just
  43  * behind the CM GCR base address. It may be overridden by platforms which
  44  * determine this address in a different way by defining a function with the
  45  * same prototype.
  46  */
  47 extern phys_addr_t mips_cm_l2sync_phys_base(void);
  48
  49 /*
  50  * mips_cm_is64 - determine CM register width
  51  *
  52  * The CM register width is determined by the version of the CM, with CM3
  53  * introducing 64 bit GCRs and all prior CM versions having 32 bit GCRs.
  54  * However we may run a kernel built for MIPS32 on a system with 64 bit GCRs,
  55  * or vice-versa. This variable indicates the width of the memory accesses
  56  * that the kernel will perform to GCRs, which may differ from the actual
  57  * width of the GCRs.
  58  *
  59  * It's set to 0 for 32-bit accesses and 1 for 64-bit accesses.
  60  */
  61 extern int mips_cm_is64;
  62
  63 /**
  64  * mips_cm_error_report - Report CM cache errors
  65  */
  66 #ifdef CONFIG_MIPS_CM
  67 extern void mips_cm_error_report(void);
  68 #else
  69 static inline void mips_cm_error_report(void) {}
  70 #endif
  71
  72 /**
  73  * mips_cm_probe - probe for a Coherence Manager
  74  *
  75  * Attempt to detect the presence of a Coherence Manager. Returns 0 if a CM
  76  * is successfully detected, else -errno.
  77  */
  78 #ifdef CONFIG_MIPS_CM
  79 extern int mips_cm_probe(void);
  80 #else
  81 static inline int mips_cm_probe(void)
  82 {
  83         return -ENODEV;
  84 }
  85 #endif
  86
  87 /**
  88  * mips_cm_present - determine whether a Coherence Manager is present
  89  *
  90  * Returns true if a CM is present in the system, else false.
  91  */
  92 static inline bool mips_cm_present(void)
  93 {
  94 #ifdef CONFIG_MIPS_CM
  95         return mips_gcr_base != NULL;
  96 #else
  97         return false;
  98 #endif
  99 }
 100
 101 /**
 102  * mips_cm_has_l2sync - determine whether an L2-only sync region is present
 103  *
 104  * Returns true if the system implements an L2-only sync region, else false.
 105  */
 106 static inline bool mips_cm_has_l2sync(void)
 107 {
 108 #ifdef CONFIG_MIPS_CM
 109         return mips_cm_l2sync_base != NULL;
 110 #else
 111         return false;
 112 #endif
 113 }
 114
 115 /* Offsets to register blocks from the CM base address */
 116 #define MIPS_CM_GCB_OFS         0x0000 /* Global Control Block */
 117 #define MIPS_CM_CLCB_OFS        0x2000 /* Core Local Control Block */
 118 #define MIPS_CM_COCB_OFS        0x4000 /* Core Other Control Block */
 119 #define MIPS_CM_GDB_OFS         0x6000 /* Global Debug Block */
 120
 121 /* Total size of the CM memory mapped registers */
 122 #define MIPS_CM_GCR_SIZE        0x8000
 123
 124 /* Size of the L2-only sync region */
 125 #define MIPS_CM_L2SYNC_SIZE     0x1000
 126
 127 #define GCR_ACCESSOR_RO(sz, off, name)                                  \
 128         CPS_ACCESSOR_RO(gcr, sz, MIPS_CM_GCB_OFS + off, name)           \
 129         CPS_ACCESSOR_RO(gcr, sz, MIPS_CM_COCB_OFS + off, redir_##name)
 130
 131 #define GCR_ACCESSOR_RW(sz, off, name)                                  \
 132         CPS_ACCESSOR_RW(gcr, sz, MIPS_CM_GCB_OFS + off, name)           \
 133         CPS_ACCESSOR_RW(gcr, sz, MIPS_CM_COCB_OFS + off, redir_##name)
 134
 135 #define GCR_CX_ACCESSOR_RO(sz, off, name)                               \
 136         CPS_ACCESSOR_RO(gcr, sz, MIPS_CM_CLCB_OFS + off, cl_##name)     \
 137         CPS_ACCESSOR_RO(gcr, sz, MIPS_CM_COCB_OFS + off, co_##name)
 138
 139 #define GCR_CX_ACCESSOR_RW(sz, off, name)                               \
 140         CPS_ACCESSOR_RW(gcr, sz, MIPS_CM_CLCB_OFS + off, cl_##name)     \
 141         CPS_ACCESSOR_RW(gcr, sz, MIPS_CM_COCB_OFS + off, co_##name)
 142
 143 /* GCR_CONFIG - Information about the system */
 144 GCR_ACCESSOR_RO(64, 0x000, config)
 145 #define CM_GCR_CONFIG_CLUSTER_COH_CAPABLE       BIT_ULL(43)
 146 #define CM_GCR_CONFIG_CLUSTER_ID                GENMASK_ULL(39, 32)
 147 #define CM_GCR_CONFIG_NUM_CLUSTERS              GENMASK(29, 23)
 148 #define CM_GCR_CONFIG_NUMIOCU                   GENMASK(15, 8)
 149 #define CM_GCR_CONFIG_PCORES                    GENMASK(7, 0)
 150
 151 /* GCR_BASE - Base address of the Global Configuration Registers (GCRs) */
 152 GCR_ACCESSOR_RW(64, 0x008, base)
 153 #define CM_GCR_BASE_GCRBASE                     GENMASK_ULL(47, 15)
 154 #define CM_GCR_BASE_CMDEFTGT                    GENMASK(1, 0)
 155 #define  CM_GCR_BASE_CMDEFTGT_MEM               0
 156 #define  CM_GCR_BASE_CMDEFTGT_RESERVED          1
 157 #define  CM_GCR_BASE_CMDEFTGT_IOCU0             2
 158 #define  CM_GCR_BASE_CMDEFTGT_IOCU1             3
 159
 160 /* GCR_ACCESS - Controls core/IOCU access to GCRs */
 161 GCR_ACCESSOR_RW(32, 0x020, access)
 162 #define CM_GCR_ACCESS_ACCESSEN                  GENMASK(7, 0)
 163
 164 /* GCR_REV - Indicates the Coherence Manager revision */
 165 GCR_ACCESSOR_RO(32, 0x030, rev)
 166 #define CM_GCR_REV_MAJOR                        GENMASK(15, 8)
 167 #define CM_GCR_REV_MINOR                        GENMASK(7, 0)
 168
 169 #define CM_ENCODE_REV(major, minor) \
 170                 (FIELD_PREP(CM_GCR_REV_MAJOR, major) | \
 171                  FIELD_PREP(CM_GCR_REV_MINOR, minor))
 172
 173 #define CM_REV_CM2                              CM_ENCODE_REV(6, 0)
 174 #define CM_REV_CM2_5                            CM_ENCODE_REV(7, 0)
 175 #define CM_REV_CM3                              CM_ENCODE_REV(8, 0)
 176 #define CM_REV_CM3_5                            CM_ENCODE_REV(9, 0)
 177
 178 /* GCR_ERR_CONTROL - Control error checking logic */
 179 GCR_ACCESSOR_RW(32, 0x038, err_control)
 180 #define CM_GCR_ERR_CONTROL_L2_ECC_EN            BIT(1)
 181 #define CM_GCR_ERR_CONTROL_L2_ECC_SUPPORT       BIT(0)
 182
 183 /* GCR_ERR_MASK - Control which errors are reported as interrupts */
 184 GCR_ACCESSOR_RW(64, 0x040, error_mask)
 185
 186 /* GCR_ERR_CAUSE - Indicates the type of error that occurred */
 187 GCR_ACCESSOR_RW(64, 0x048, error_cause)
 188 #define CM_GCR_ERROR_CAUSE_ERRTYPE              GENMASK(31, 27)
 189 #define CM3_GCR_ERROR_CAUSE_ERRTYPE             GENMASK_ULL(63, 58)
 190 #define CM_GCR_ERROR_CAUSE_ERRINFO              GENMASK(26, 0)
 191
 192 /* GCR_ERR_ADDR - Indicates the address associated with an error */
 193 GCR_ACCESSOR_RW(64, 0x050, error_addr)
 194
 195 /* GCR_ERR_MULT - Indicates when multiple errors have occurred */
 196 GCR_ACCESSOR_RW(64, 0x058, error_mult)
 197 #define CM_GCR_ERROR_MULT_ERR2ND                GENMASK(4, 0)
 198
 199 /* GCR_L2_ONLY_SYNC_BASE - Base address of the L2 cache-only sync region */
 200 GCR_ACCESSOR_RW(64, 0x070, l2_only_sync_base)
 201 #define CM_GCR_L2_ONLY_SYNC_BASE_SYNCBASE       GENMASK(31, 12)
 202 #define CM_GCR_L2_ONLY_SYNC_BASE_SYNCEN         BIT(0)
 203
 204 /* GCR_GIC_BASE - Base address of the Global Interrupt Controller (GIC) */
 205 GCR_ACCESSOR_RW(64, 0x080, gic_base)
 206 #define CM_GCR_GIC_BASE_GICBASE                 GENMASK(31, 17)
 207 #define CM_GCR_GIC_BASE_GICEN                   BIT(0)
 208
 209 /* GCR_CPC_BASE - Base address of the Cluster Power Controller (CPC) */
 210 GCR_ACCESSOR_RW(64, 0x088, cpc_base)
 211 #define CM_GCR_CPC_BASE_CPCBASE                 GENMASK(31, 15)
 212 #define CM_GCR_CPC_BASE_CPCEN                   BIT(0)
 213
 214 /* GCR_REGn_BASE - Base addresses of CM address regions */
 215 GCR_ACCESSOR_RW(64, 0x090, reg0_base)
 216 GCR_ACCESSOR_RW(64, 0x0a0, reg1_base)
 217 GCR_ACCESSOR_RW(64, 0x0b0, reg2_base)
 218 GCR_ACCESSOR_RW(64, 0x0c0, reg3_base)
 219 #define CM_GCR_REGn_BASE_BASEADDR               GENMASK(31, 16)
 220
 221 /* GCR_REGn_MASK - Size & destination of CM address regions */
 222 GCR_ACCESSOR_RW(64, 0x098, reg0_mask)
 223 GCR_ACCESSOR_RW(64, 0x0a8, reg1_mask)
 224 GCR_ACCESSOR_RW(64, 0x0b8, reg2_mask)
 225 GCR_ACCESSOR_RW(64, 0x0c8, reg3_mask)
 226 #define CM_GCR_REGn_MASK_ADDRMASK               GENMASK(31, 16)
 227 #define CM_GCR_REGn_MASK_CCAOVR                 GENMASK(7, 5)
 228 #define CM_GCR_REGn_MASK_CCAOVREN               BIT(4)
 229 #define CM_GCR_REGn_MASK_DROPL2                 BIT(2)
 230 #define CM_GCR_REGn_MASK_CMTGT                  GENMASK(1, 0)
 231 #define  CM_GCR_REGn_MASK_CMTGT_DISABLED        0x0
 232 #define  CM_GCR_REGn_MASK_CMTGT_MEM             0x1
 233 #define  CM_GCR_REGn_MASK_CMTGT_IOCU0           0x2
 234 #define  CM_GCR_REGn_MASK_CMTGT_IOCU1           0x3
 235
 236 /* GCR_GIC_STATUS - Indicates presence of a Global Interrupt Controller (GIC) */
 237 GCR_ACCESSOR_RO(32, 0x0d0, gic_status)
 238 #define CM_GCR_GIC_STATUS_EX                    BIT(0)
 239
 240 /* GCR_CPC_STATUS - Indicates presence of a Cluster Power Controller (CPC) */
 241 GCR_ACCESSOR_RO(32, 0x0f0, cpc_status)
 242 #define CM_GCR_CPC_STATUS_EX                    BIT(0)
 243
 244 /* GCR_L2_CONFIG - Indicates L2 cache configuration when Config5.L2C=1 */
 245 GCR_ACCESSOR_RW(32, 0x130, l2_config)
 246 #define CM_GCR_L2_CONFIG_BYPASS                 BIT(20)
 247 #define CM_GCR_L2_CONFIG_SET_SIZE               GENMASK(15, 12)
 248 #define CM_GCR_L2_CONFIG_LINE_SIZE              GENMASK(11, 8)
 249 #define CM_GCR_L2_CONFIG_ASSOC                  GENMASK(7, 0)
 250
 251 /* GCR_SYS_CONFIG2 - Further information about the system */
 252 GCR_ACCESSOR_RO(32, 0x150, sys_config2)
 253 #define CM_GCR_SYS_CONFIG2_MAXVPW               GENMASK(3, 0)
 254
 255 /* GCR_L2_PFT_CONTROL - Controls hardware L2 prefetching */
 256 GCR_ACCESSOR_RW(32, 0x300, l2_pft_control)
 257 #define CM_GCR_L2_PFT_CONTROL_PAGEMASK          GENMASK(31, 12)
 258 #define CM_GCR_L2_PFT_CONTROL_PFTEN             BIT(8)
 259 #define CM_GCR_L2_PFT_CONTROL_NPFT              GENMASK(7, 0)
 260
 261 /* GCR_L2_PFT_CONTROL_B - Controls hardware L2 prefetching */
 262 GCR_ACCESSOR_RW(32, 0x308, l2_pft_control_b)
 263 #define CM_GCR_L2_PFT_CONTROL_B_CEN             BIT(8)
 264 #define CM_GCR_L2_PFT_CONTROL_B_PORTID          GENMASK(7, 0)
 265
 266 /* GCR_L2SM_COP - L2 cache op state machine control */
 267 GCR_ACCESSOR_RW(32, 0x620, l2sm_cop)
 268 #define CM_GCR_L2SM_COP_PRESENT                 BIT(31)
 269 #define CM_GCR_L2SM_COP_RESULT                  GENMASK(8, 6)
 270 #define  CM_GCR_L2SM_COP_RESULT_DONTCARE        0
 271 #define  CM_GCR_L2SM_COP_RESULT_DONE_OK         1
 272 #define  CM_GCR_L2SM_COP_RESULT_DONE_ERROR      2
 273 #define  CM_GCR_L2SM_COP_RESULT_ABORT_OK        3
 274 #define  CM_GCR_L2SM_COP_RESULT_ABORT_ERROR     4
 275 #define CM_GCR_L2SM_COP_RUNNING                 BIT(5)
 276 #define CM_GCR_L2SM_COP_TYPE                    GENMASK(4, 2)
 277 #define  CM_GCR_L2SM_COP_TYPE_IDX_WBINV         0
 278 #define  CM_GCR_L2SM_COP_TYPE_IDX_STORETAG      1
 279 #define  CM_GCR_L2SM_COP_TYPE_IDX_STORETAGDATA  2
 280 #define  CM_GCR_L2SM_COP_TYPE_HIT_INV           4
 281 #define  CM_GCR_L2SM_COP_TYPE_HIT_WBINV         5
 282 #define  CM_GCR_L2SM_COP_TYPE_HIT_WB            6
 283 #define  CM_GCR_L2SM_COP_TYPE_FETCHLOCK         7
 284 #define CM_GCR_L2SM_COP_CMD                     GENMASK(1, 0)
 285 #define  CM_GCR_L2SM_COP_CMD_START              1       /* only when idle */
 286 #define  CM_GCR_L2SM_COP_CMD_ABORT              3       /* only when running */
 287
 288 /* GCR_L2SM_TAG_ADDR_COP - L2 cache op state machine address control */
 289 GCR_ACCESSOR_RW(64, 0x628, l2sm_tag_addr_cop)
 290 #define CM_GCR_L2SM_TAG_ADDR_COP_NUM_LINES      GENMASK_ULL(63, 48)
 291 #define CM_GCR_L2SM_TAG_ADDR_COP_START_TAG      GENMASK_ULL(47, 6)
 292
 293 /* GCR_BEV_BASE - Controls the location of the BEV for powered up cores */
 294 GCR_ACCESSOR_RW(64, 0x680, bev_base)
 295
 296 /* GCR_Cx_RESET_RELEASE - Controls core reset for CM 1.x */
 297 GCR_CX_ACCESSOR_RW(32, 0x000, reset_release)
 298
 299 /* GCR_Cx_COHERENCE - Controls core coherence */
 300 GCR_CX_ACCESSOR_RW(32, 0x008, coherence)
 301 #define CM_GCR_Cx_COHERENCE_COHDOMAINEN         GENMASK(7, 0)
 302 #define CM3_GCR_Cx_COHERENCE_COHEN              BIT(0)
 303
 304 /* GCR_Cx_CONFIG - Information about a core's configuration */
 305 GCR_CX_ACCESSOR_RO(32, 0x010, config)
 306 #define CM_GCR_Cx_CONFIG_IOCUTYPE               GENMASK(11, 10)
 307 #define CM_GCR_Cx_CONFIG_PVPE                   GENMASK(9, 0)
 308
 309 /* GCR_Cx_OTHER - Configure the core-other/redirect GCR block */
 310 GCR_CX_ACCESSOR_RW(32, 0x018, other)
 311 #define CM_GCR_Cx_OTHER_CORENUM                 GENMASK(31, 16) /* CM < 3 */
 312 #define CM_GCR_Cx_OTHER_CLUSTER_EN              BIT(31)         /* CM >= 3.5 */
 313 #define CM_GCR_Cx_OTHER_GIC_EN                  BIT(30)         /* CM >= 3.5 */
 314 #define CM_GCR_Cx_OTHER_BLOCK                   GENMASK(25, 24) /* CM >= 3.5 */
 315 #define  CM_GCR_Cx_OTHER_BLOCK_LOCAL            0
 316 #define  CM_GCR_Cx_OTHER_BLOCK_GLOBAL           1
 317 #define  CM_GCR_Cx_OTHER_BLOCK_USER             2
 318 #define  CM_GCR_Cx_OTHER_BLOCK_GLOBAL_HIGH      3
 319 #define CM_GCR_Cx_OTHER_CLUSTER                 GENMASK(21, 16) /* CM >= 3.5 */
 320 #define CM3_GCR_Cx_OTHER_CORE                   GENMASK(13, 8)  /* CM >= 3 */
 321 #define  CM_GCR_Cx_OTHER_CORE_CM                32
 322 #define CM3_GCR_Cx_OTHER_VP                     GENMASK(2, 0)   /* CM >= 3 */
 323
 324 /* GCR_Cx_RESET_BASE - Configure where powered up cores will fetch from */
 325 GCR_CX_ACCESSOR_RW(32, 0x020, reset_base)
 326 #define CM_GCR_Cx_RESET_BASE_BEVEXCBASE         GENMASK(31, 12)
 327
 328 /* GCR_Cx_ID - Identify the current core */
 329 GCR_CX_ACCESSOR_RO(32, 0x028, id)
 330 #define CM_GCR_Cx_ID_CLUSTER                    GENMASK(15, 8)
 331 #define CM_GCR_Cx_ID_CORE                       GENMASK(7, 0)
 332
 333 /* GCR_Cx_RESET_EXT_BASE - Configure behaviour when cores reset or power up */
 334 GCR_CX_ACCESSOR_RW(32, 0x030, reset_ext_base)
 335 #define CM_GCR_Cx_RESET_EXT_BASE_EVARESET       BIT(31)
 336 #define CM_GCR_Cx_RESET_EXT_BASE_UEB            BIT(30)
 337 #define CM_GCR_Cx_RESET_EXT_BASE_BEVEXCMASK     GENMASK(27, 20)
 338 #define CM_GCR_Cx_RESET_EXT_BASE_BEVEXCPA       GENMASK(7, 1)
 339 #define CM_GCR_Cx_RESET_EXT_BASE_PRESENT        BIT(0)
 340
 341 /**
 342  * mips_cm_l2sync - perform an L2-only sync operation
 343  *
 344  * If an L2-only sync region is present in the system then this function
 345  * performs and L2-only sync and returns zero. Otherwise it returns -ENODEV.
 346  */
 347 static inline int mips_cm_l2sync(void)
 348 {
 349         if (!mips_cm_has_l2sync())
 350                 return -ENODEV;
 351
 352         writel(0, mips_cm_l2sync_base);
 353         return 0;
 354 }
 355
 356 /**
 357  * mips_cm_revision() - return CM revision
 358  *
 359  * Return: The revision of the CM, from GCR_REV, or 0 if no CM is present. The
 360  * return value should be checked against the CM_REV_* macros.
 361  */
 362 static inline int mips_cm_revision(void)
 363 {
 364         if (!mips_cm_present())
 365                 return 0;
 366
 367         return read_gcr_rev();
 368 }
 369
 370 /**
 371  * mips_cm_max_vp_width() - return the width in bits of VP indices
 372  *
 373  * Return: the width, in bits, of VP indices in fields that combine core & VP
 374  * indices.
 375  */
 376 static inline unsigned int mips_cm_max_vp_width(void)
 377 {
 378         extern int smp_num_siblings;
 379
 380         if (mips_cm_revision() >= CM_REV_CM3)
 381                 return FIELD_GET(CM_GCR_SYS_CONFIG2_MAXVPW,
 382                                  read_gcr_sys_config2());
 383
 384         if (mips_cm_present()) {
 385                 /*
 386                  * We presume that all cores in the system will have the same
 387                  * number of VP(E)s, and if that ever changes then this will
 388                  * need revisiting.
 389                  */
 390                 return FIELD_GET(CM_GCR_Cx_CONFIG_PVPE, read_gcr_cl_config()) + 1;
 391         }
 392
 393         if (IS_ENABLED(CONFIG_SMP))
 394                 return smp_num_siblings;
 395
 396         return 1;
 397 }
 398
 399 /**
 400  * mips_cm_vp_id() - calculate the hardware VP ID for a CPU
 401  * @cpu: the CPU whose VP ID to calculate
 402  *
 403  * Hardware such as the GIC uses identifiers for VPs which may not match the
 404  * CPU numbers used by Linux. This function calculates the hardware VP
 405  * identifier corresponding to a given CPU.
 406  *
 407  * Return: the VP ID for the CPU.
 408  */
 409 static inline unsigned int mips_cm_vp_id(unsigned int cpu)
 410 {
 411         unsigned int core = cpu_core(&cpu_data[cpu]);
 412         unsigned int vp = cpu_vpe_id(&cpu_data[cpu]);
 413
 414         return (core * mips_cm_max_vp_width()) + vp;
 415 }
 416
 417 #ifdef CONFIG_MIPS_CM
 418
 419 /**
 420  * mips_cm_lock_other - lock access to redirect/other region
 421  * @cluster: the other cluster to be accessed
 422  * @core: the other core to be accessed
 423  * @vp: the VP within the other core to be accessed
 424  * @block: the register block to be accessed
 425  *
 426  * Configure the redirect/other region for the local core/VP (depending upon
 427  * the CM revision) to target the specified @cluster, @core, @vp & register
 428  * @block. Must be called before using the redirect/other region, and followed
 429  * by a call to mips_cm_unlock_other() when access to the redirect/other region
 430  * is complete.
 431  *
 432  * This function acquires a spinlock such that code between it &
 433  * mips_cm_unlock_other() calls cannot be pre-empted by anything which may
 434  * reconfigure the redirect/other region, and cannot be interfered with by
 435  * another VP in the core. As such calls to this function should not be nested.
 436  */
 437 extern void mips_cm_lock_other(unsigned int cluster, unsigned int core,
 438                                unsigned int vp, unsigned int block);
 439
 440 /**
 441  * mips_cm_unlock_other - unlock access to redirect/other region
 442  *
 443  * Must be called after mips_cm_lock_other() once all required access to the
 444  * redirect/other region has been completed.
 445  */
 446 extern void mips_cm_unlock_other(void);
 447
 448 #else /* !CONFIG_MIPS_CM */
 449
 450 static inline void mips_cm_lock_other(unsigned int cluster, unsigned int core,
 451                                       unsigned int vp, unsigned int block) { }
 452 static inline void mips_cm_unlock_other(void) { }
 453
 454 #endif /* !CONFIG_MIPS_CM */
 455
 456 /**
 457  * mips_cm_lock_other_cpu - lock access to redirect/other region
 458  * @cpu: the other CPU whose register we want to access
 459  *
 460  * Configure the redirect/other region for the local core/VP (depending upon
 461  * the CM revision) to target the specified @cpu & register @block. This is
 462  * equivalent to calling mips_cm_lock_other() but accepts a Linux CPU number
 463  * for convenience.
 464  */
 465 static inline void mips_cm_lock_other_cpu(unsigned int cpu, unsigned int block)
 466 {
 467         struct cpuinfo_mips *d = &cpu_data[cpu];
 468
 469         mips_cm_lock_other(cpu_cluster(d), cpu_core(d), cpu_vpe_id(d), block);
 470 }
 471
 472 #endif /* __MIPS_ASM_MIPS_CM_H__ */