arch/cris/include/arch-v32/arch/hwregs/iop/asm/iop_trigger_grp_defs_asm.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef __iop_trigger_grp_defs_asm_h
   3 #define __iop_trigger_grp_defs_asm_h
   4
   5 /*
   6  * This file is autogenerated from
   7  *   file:           ../../inst/io_proc/rtl/iop_trigger_grp.r
   8  *     id:           iop_trigger_grp.r,v 0.20 2005/02/16 09:13:20 niklaspa Exp
   9  *     last modfied: Mon Apr 11 16:08:46 2005
  10  *
  11  *   by /n/asic/design/tools/rdesc/src/rdes2c -asm --outfile asm/iop_trigger_grp_defs_asm.h ../../inst/io_proc/rtl/iop_trigger_grp.r
  12  *      id: $Id: iop_trigger_grp_defs_asm.h,v 1.5 2005/04/24 18:31:07 starvik Exp $
  13  * Any changes here will be lost.
  14  *
  15  * -*- buffer-read-only: t -*-
  16  */
  17
  18 #ifndef REG_FIELD
  19 #define REG_FIELD( scope, reg, field, value ) \
  20   REG_FIELD_X_( value, reg_##scope##_##reg##___##field##___lsb )
  21 #define REG_FIELD_X_( value, shift ) ((value) << shift)
  22 #endif
  23
  24 #ifndef REG_STATE
  25 #define REG_STATE( scope, reg, field, symbolic_value ) \
  26   REG_STATE_X_( regk_##scope##_##symbolic_value, reg_##scope##_##reg##___##field##___lsb )
  27 #define REG_STATE_X_( k, shift ) (k << shift)
  28 #endif
  29
  30 #ifndef REG_MASK
  31 #define REG_MASK( scope, reg, field ) \
  32   REG_MASK_X_( reg_##scope##_##reg##___##field##___width, reg_##scope##_##reg##___##field##___lsb )
  33 #define REG_MASK_X_( width, lsb ) (((1 << width)-1) << lsb)
  34 #endif
  35
  36 #ifndef REG_LSB
  37 #define REG_LSB( scope, reg, field ) reg_##scope##_##reg##___##field##___lsb
  38 #endif
  39
  40 #ifndef REG_BIT
  41 #define REG_BIT( scope, reg, field ) reg_##scope##_##reg##___##field##___bit
  42 #endif
  43
  44 #ifndef REG_ADDR
  45 #define REG_ADDR( scope, inst, reg ) REG_ADDR_X_(inst, reg_##scope##_##reg##_offset)
  46 #define REG_ADDR_X_( inst, offs ) ((inst) + offs)
  47 #endif
  48
  49 #ifndef REG_ADDR_VECT
  50 #define REG_ADDR_VECT( scope, inst, reg, index ) \
  51          REG_ADDR_VECT_X_(inst, reg_##scope##_##reg##_offset, index, \
  52                          STRIDE_##scope##_##reg )
  53 #define REG_ADDR_VECT_X_( inst, offs, index, stride ) \
  54                           ((inst) + offs + (index) * stride)
  55 #endif
  56
  57 #define STRIDE_iop_trigger_grp_rw_cfg 4
  58 /* Register rw_cfg, scope iop_trigger_grp, type rw */
  59 #define reg_iop_trigger_grp_rw_cfg___action___lsb 0
  60 #define reg_iop_trigger_grp_rw_cfg___action___width 2
  61 #define reg_iop_trigger_grp_rw_cfg___once___lsb 2
  62 #define reg_iop_trigger_grp_rw_cfg___once___width 1
  63 #define reg_iop_trigger_grp_rw_cfg___once___bit 2
  64 #define reg_iop_trigger_grp_rw_cfg___trig___lsb 3
  65 #define reg_iop_trigger_grp_rw_cfg___trig___width 3
  66 #define reg_iop_trigger_grp_rw_cfg___en_only_by_reg___lsb 6
  67 #define reg_iop_trigger_grp_rw_cfg___en_only_by_reg___width 1
  68 #define reg_iop_trigger_grp_rw_cfg___en_only_by_reg___bit 6
  69 #define reg_iop_trigger_grp_rw_cfg___dis_only_by_reg___lsb 7
  70 #define reg_iop_trigger_grp_rw_cfg___dis_only_by_reg___width 1
  71 #define reg_iop_trigger_grp_rw_cfg___dis_only_by_reg___bit 7
  72 #define reg_iop_trigger_grp_rw_cfg_offset 0
  73
  74 /* Register rw_cmd, scope iop_trigger_grp, type rw */
  75 #define reg_iop_trigger_grp_rw_cmd___dis___lsb 0
  76 #define reg_iop_trigger_grp_rw_cmd___dis___width 4
  77 #define reg_iop_trigger_grp_rw_cmd___en___lsb 4
  78 #define reg_iop_trigger_grp_rw_cmd___en___width 4
  79 #define reg_iop_trigger_grp_rw_cmd_offset 16
  80
  81 /* Register rw_intr_mask, scope iop_trigger_grp, type rw */
  82 #define reg_iop_trigger_grp_rw_intr_mask___trig0___lsb 0
  83 #define reg_iop_trigger_grp_rw_intr_mask___trig0___width 1
  84 #define reg_iop_trigger_grp_rw_intr_mask___trig0___bit 0
  85 #define reg_iop_trigger_grp_rw_intr_mask___trig1___lsb 1
  86 #define reg_iop_trigger_grp_rw_intr_mask___trig1___width 1
  87 #define reg_iop_trigger_grp_rw_intr_mask___trig1___bit 1
  88 #define reg_iop_trigger_grp_rw_intr_mask___trig2___lsb 2
  89 #define reg_iop_trigger_grp_rw_intr_mask___trig2___width 1
  90 #define reg_iop_trigger_grp_rw_intr_mask___trig2___bit 2
  91 #define reg_iop_trigger_grp_rw_intr_mask___trig3___lsb 3
  92 #define reg_iop_trigger_grp_rw_intr_mask___trig3___width 1
  93 #define reg_iop_trigger_grp_rw_intr_mask___trig3___bit 3
  94 #define reg_iop_trigger_grp_rw_intr_mask_offset 20
  95
  96 /* Register rw_ack_intr, scope iop_trigger_grp, type rw */
  97 #define reg_iop_trigger_grp_rw_ack_intr___trig0___lsb 0
  98 #define reg_iop_trigger_grp_rw_ack_intr___trig0___width 1
  99 #define reg_iop_trigger_grp_rw_ack_intr___trig0___bit 0
 100 #define reg_iop_trigger_grp_rw_ack_intr___trig1___lsb 1
 101 #define reg_iop_trigger_grp_rw_ack_intr___trig1___width 1
 102 #define reg_iop_trigger_grp_rw_ack_intr___trig1___bit 1
 103 #define reg_iop_trigger_grp_rw_ack_intr___trig2___lsb 2
 104 #define reg_iop_trigger_grp_rw_ack_intr___trig2___width 1
 105 #define reg_iop_trigger_grp_rw_ack_intr___trig2___bit 2
 106 #define reg_iop_trigger_grp_rw_ack_intr___trig3___lsb 3
 107 #define reg_iop_trigger_grp_rw_ack_intr___trig3___width 1
 108 #define reg_iop_trigger_grp_rw_ack_intr___trig3___bit 3
 109 #define reg_iop_trigger_grp_rw_ack_intr_offset 24
 110
 111 /* Register r_intr, scope iop_trigger_grp, type r */
 112 #define reg_iop_trigger_grp_r_intr___trig0___lsb 0
 113 #define reg_iop_trigger_grp_r_intr___trig0___width 1
 114 #define reg_iop_trigger_grp_r_intr___trig0___bit 0
 115 #define reg_iop_trigger_grp_r_intr___trig1___lsb 1
 116 #define reg_iop_trigger_grp_r_intr___trig1___width 1
 117 #define reg_iop_trigger_grp_r_intr___trig1___bit 1
 118 #define reg_iop_trigger_grp_r_intr___trig2___lsb 2
 119 #define reg_iop_trigger_grp_r_intr___trig2___width 1
 120 #define reg_iop_trigger_grp_r_intr___trig2___bit 2
 121 #define reg_iop_trigger_grp_r_intr___trig3___lsb 3
 122 #define reg_iop_trigger_grp_r_intr___trig3___width 1
 123 #define reg_iop_trigger_grp_r_intr___trig3___bit 3
 124 #define reg_iop_trigger_grp_r_intr_offset 28
 125
 126 /* Register r_masked_intr, scope iop_trigger_grp, type r */
 127 #define reg_iop_trigger_grp_r_masked_intr___trig0___lsb 0
 128 #define reg_iop_trigger_grp_r_masked_intr___trig0___width 1
 129 #define reg_iop_trigger_grp_r_masked_intr___trig0___bit 0
 130 #define reg_iop_trigger_grp_r_masked_intr___trig1___lsb 1
 131 #define reg_iop_trigger_grp_r_masked_intr___trig1___width 1
 132 #define reg_iop_trigger_grp_r_masked_intr___trig1___bit 1
 133 #define reg_iop_trigger_grp_r_masked_intr___trig2___lsb 2
 134 #define reg_iop_trigger_grp_r_masked_intr___trig2___width 1
 135 #define reg_iop_trigger_grp_r_masked_intr___trig2___bit 2
 136 #define reg_iop_trigger_grp_r_masked_intr___trig3___lsb 3
 137 #define reg_iop_trigger_grp_r_masked_intr___trig3___width 1
 138 #define reg_iop_trigger_grp_r_masked_intr___trig3___bit 3
 139 #define reg_iop_trigger_grp_r_masked_intr_offset 32
 140
 141
 142 /* Constants */
 143 #define regk_iop_trigger_grp_fall                 0x00000002
 144 #define regk_iop_trigger_grp_fall_lo              0x00000006
 145 #define regk_iop_trigger_grp_no                   0x00000000
 146 #define regk_iop_trigger_grp_off                  0x00000000
 147 #define regk_iop_trigger_grp_pulse                0x00000000
 148 #define regk_iop_trigger_grp_rise                 0x00000001
 149 #define regk_iop_trigger_grp_rise_fall            0x00000003
 150 #define regk_iop_trigger_grp_rise_fall_hi         0x00000007
 151 #define regk_iop_trigger_grp_rise_fall_lo         0x00000004
 152 #define regk_iop_trigger_grp_rise_hi              0x00000005
 153 #define regk_iop_trigger_grp_rw_cfg_default       0x000000c0
 154 #define regk_iop_trigger_grp_rw_cfg_size          0x00000004
 155 #define regk_iop_trigger_grp_rw_intr_mask_default  0x00000000
 156 #define regk_iop_trigger_grp_toggle               0x00000003
 157 #define regk_iop_trigger_grp_yes                  0x00000001
 158 #endif /* __iop_trigger_grp_defs_asm_h */