arch/arm64/include/asm/cputype.h

   1 /*
   2  * Copyright (C) 2012 ARM Ltd.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope that it will be useful,
   9  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  11  * GNU General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #ifndef __ASM_CPUTYPE_H
  17 #define __ASM_CPUTYPE_H
  18
  19 #define INVALID_HWID            ULONG_MAX
  20
  21 #define MPIDR_UP_BITMASK        (0x1 << 30)
  22 #define MPIDR_MT_BITMASK        (0x1 << 24)
  23 #define MPIDR_HWID_BITMASK      UL(0xff00ffffff)
  24
  25 #define MPIDR_LEVEL_BITS_SHIFT  3
  26 #define MPIDR_LEVEL_BITS        (1 << MPIDR_LEVEL_BITS_SHIFT)
  27 #define MPIDR_LEVEL_MASK        ((1 << MPIDR_LEVEL_BITS) - 1)
  28
  29 #define MPIDR_LEVEL_SHIFT(level) \
  30         (((1 << level) >> 1) << MPIDR_LEVEL_BITS_SHIFT)
  31
  32 #define MPIDR_AFFINITY_LEVEL(mpidr, level) \
  33         ((mpidr >> MPIDR_LEVEL_SHIFT(level)) & MPIDR_LEVEL_MASK)
  34
  35 #define MIDR_REVISION_MASK      0xf
  36 #define MIDR_REVISION(midr)     ((midr) & MIDR_REVISION_MASK)
  37 #define MIDR_PARTNUM_SHIFT      4
  38 #define MIDR_PARTNUM_MASK       (0xfff << MIDR_PARTNUM_SHIFT)
  39 #define MIDR_PARTNUM(midr)      \
  40         (((midr) & MIDR_PARTNUM_MASK) >> MIDR_PARTNUM_SHIFT)
  41 #define MIDR_ARCHITECTURE_SHIFT 16
  42 #define MIDR_ARCHITECTURE_MASK  (0xf << MIDR_ARCHITECTURE_SHIFT)
  43 #define MIDR_ARCHITECTURE(midr) \
  44         (((midr) & MIDR_ARCHITECTURE_MASK) >> MIDR_ARCHITECTURE_SHIFT)
  45 #define MIDR_VARIANT_SHIFT      20
  46 #define MIDR_VARIANT_MASK       (0xf << MIDR_VARIANT_SHIFT)
  47 #define MIDR_VARIANT(midr)      \
  48         (((midr) & MIDR_VARIANT_MASK) >> MIDR_VARIANT_SHIFT)
  49 #define MIDR_IMPLEMENTOR_SHIFT  24
  50 #define MIDR_IMPLEMENTOR_MASK   (0xff << MIDR_IMPLEMENTOR_SHIFT)
  51 #define MIDR_IMPLEMENTOR(midr)  \
  52         (((midr) & MIDR_IMPLEMENTOR_MASK) >> MIDR_IMPLEMENTOR_SHIFT)
  53
  54 #define MIDR_CPU_MODEL(imp, partnum) \
  55         (((imp)                 << MIDR_IMPLEMENTOR_SHIFT) | \
  56         (0xf                    << MIDR_ARCHITECTURE_SHIFT) | \
  57         ((partnum)              << MIDR_PARTNUM_SHIFT))
  58
  59 #define MIDR_CPU_VAR_REV(var, rev) \
  60         (((var) << MIDR_VARIANT_SHIFT) | (rev))
  61
  62 #define MIDR_CPU_MODEL_MASK (MIDR_IMPLEMENTOR_MASK | MIDR_PARTNUM_MASK | \
  63                              MIDR_ARCHITECTURE_MASK)
  64
  65 #define ARM_CPU_IMP_ARM                 0x41
  66 #define ARM_CPU_IMP_APM                 0x50
  67 #define ARM_CPU_IMP_CAVIUM              0x43
  68 #define ARM_CPU_IMP_BRCM                0x42
  69 #define ARM_CPU_IMP_QCOM                0x51
  70 #define ARM_CPU_IMP_NVIDIA              0x4E
  71 #define ARM_CPU_IMP_HISI                0x48
  72
  73 #define ARM_CPU_PART_AEM_V8             0xD0F
  74 #define ARM_CPU_PART_FOUNDATION         0xD00
  75 #define ARM_CPU_PART_CORTEX_A57         0xD07
  76 #define ARM_CPU_PART_CORTEX_A72         0xD08
  77 #define ARM_CPU_PART_CORTEX_A53         0xD03
  78 #define ARM_CPU_PART_CORTEX_A73         0xD09
  79 #define ARM_CPU_PART_CORTEX_A75         0xD0A
  80 #define ARM_CPU_PART_CORTEX_A35         0xD04
  81 #define ARM_CPU_PART_CORTEX_A55         0xD05
  82 #define ARM_CPU_PART_CORTEX_A76         0xD0B
  83 #define ARM_CPU_PART_NEOVERSE_N1        0xD0C
  84 #define ARM_CPU_PART_CORTEX_A77         0xD0D
  85 #define ARM_CPU_PART_NEOVERSE_V1        0xD40
  86 #define ARM_CPU_PART_CORTEX_A78         0xD41
  87 #define ARM_CPU_PART_CORTEX_X1          0xD44
  88 #define ARM_CPU_PART_CORTEX_A710        0xD47
  89 #define ARM_CPU_PART_CORTEX_X2          0xD48
  90 #define ARM_CPU_PART_NEOVERSE_N2        0xD49
  91 #define ARM_CPU_PART_CORTEX_A78C        0xD4B
  92
  93 #define APM_CPU_PART_POTENZA            0x000
  94
  95 #define CAVIUM_CPU_PART_THUNDERX        0x0A1
  96 #define CAVIUM_CPU_PART_THUNDERX_81XX   0x0A2
  97 #define CAVIUM_CPU_PART_THUNDERX_83XX   0x0A3
  98 #define CAVIUM_CPU_PART_THUNDERX2       0x0AF
  99
 100 #define BRCM_CPU_PART_VULCAN            0x516
 101
 102 #define QCOM_CPU_PART_FALKOR_V1         0x800
 103 #define QCOM_CPU_PART_FALKOR            0xC00
 104 #define QCOM_CPU_PART_KRYO              0x200
 105
 106 #define NVIDIA_CPU_PART_DENVER          0x003
 107 #define NVIDIA_CPU_PART_CARMEL          0x004
 108
 109 #define HISI_CPU_PART_TSV110            0xD01
 110
 111 #define MIDR_CORTEX_A53 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A53)
 112 #define MIDR_CORTEX_A57 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A57)
 113 #define MIDR_CORTEX_A72 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A72)
 114 #define MIDR_CORTEX_A73 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A73)
 115 #define MIDR_CORTEX_A75 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A75)
 116 #define MIDR_CORTEX_A35 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A35)
 117 #define MIDR_CORTEX_A55 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A55)
 118 #define MIDR_CORTEX_A76 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A76)
 119 #define MIDR_NEOVERSE_N1 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_NEOVERSE_N1)
 120 #define MIDR_CORTEX_A77 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A77)
 121 #define MIDR_NEOVERSE_V1        MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_NEOVERSE_V1)
 122 #define MIDR_CORTEX_A78 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A78)
 123 #define MIDR_CORTEX_X1  MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_X1)
 124 #define MIDR_CORTEX_A710 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A710)
 125 #define MIDR_CORTEX_X2 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_X2)
 126 #define MIDR_NEOVERSE_N2 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_NEOVERSE_N2)
 127 #define MIDR_CORTEX_A78C        MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A78C)
 128 #define MIDR_THUNDERX   MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX)
 129 #define MIDR_THUNDERX_81XX MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX_81XX)
 130 #define MIDR_THUNDERX_83XX MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX_83XX)
 131 #define MIDR_CAVIUM_THUNDERX2 MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX2)
 132 #define MIDR_BRCM_VULCAN MIDR_CPU_MODEL(ARM_CPU_IMP_BRCM, BRCM_CPU_PART_VULCAN)
 133 #define MIDR_QCOM_FALKOR_V1 MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_FALKOR_V1)
 134 #define MIDR_QCOM_FALKOR MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_FALKOR)
 135 #define MIDR_QCOM_KRYO MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_KRYO)
 136 #define MIDR_NVIDIA_DENVER MIDR_CPU_MODEL(ARM_CPU_IMP_NVIDIA, NVIDIA_CPU_PART_DENVER)
 137 #define MIDR_NVIDIA_CARMEL MIDR_CPU_MODEL(ARM_CPU_IMP_NVIDIA, NVIDIA_CPU_PART_CARMEL)
 138 #define MIDR_HISI_TSV110 MIDR_CPU_MODEL(ARM_CPU_IMP_HISI, HISI_CPU_PART_TSV110)
 139
 140 #ifndef __ASSEMBLY__
 141
 142 #include <asm/sysreg.h>
 143
 144 #define read_cpuid(reg)                 read_sysreg_s(SYS_ ## reg)
 145
 146 /*
 147  * Represent a range of MIDR values for a given CPU model and a
 148  * range of variant/revision values.
 149  *
 150  * @model       - CPU model as defined by MIDR_CPU_MODEL
 151  * @rv_min      - Minimum value for the revision/variant as defined by
 152  *                MIDR_CPU_VAR_REV
 153  * @rv_max      - Maximum value for the variant/revision for the range.
 154  */
 155 struct midr_range {
 156         u32 model;
 157         u32 rv_min;
 158         u32 rv_max;
 159 };
 160
 161 #define MIDR_RANGE(m, v_min, r_min, v_max, r_max)               \
 162         {                                                       \
 163                 .model = m,                                     \
 164                 .rv_min = MIDR_CPU_VAR_REV(v_min, r_min),       \
 165                 .rv_max = MIDR_CPU_VAR_REV(v_max, r_max),       \
 166         }
 167
 168 #define MIDR_ALL_VERSIONS(m) MIDR_RANGE(m, 0, 0, 0xf, 0xf)
 169
 170 static inline bool midr_is_cpu_model_range(u32 midr, u32 model, u32 rv_min,
 171                                            u32 rv_max)
 172 {
 173         u32 _model = midr & MIDR_CPU_MODEL_MASK;
 174         u32 rv = midr & (MIDR_REVISION_MASK | MIDR_VARIANT_MASK);
 175
 176         return _model == model && rv >= rv_min && rv <= rv_max;
 177 }
 178
 179 static inline bool is_midr_in_range(u32 midr, struct midr_range const *range)
 180 {
 181         return midr_is_cpu_model_range(midr, range->model,
 182                                        range->rv_min, range->rv_max);
 183 }
 184
 185 static inline bool
 186 is_midr_in_range_list(u32 midr, struct midr_range const *ranges)
 187 {
 188         while (ranges->model)
 189                 if (is_midr_in_range(midr, ranges++))
 190                         return true;
 191         return false;
 192 }
 193
 194 /*
 195  * The CPU ID never changes at run time, so we might as well tell the
 196  * compiler that it's constant.  Use this function to read the CPU ID
 197  * rather than directly reading processor_id or read_cpuid() directly.
 198  */
 199 static inline u32 __attribute_const__ read_cpuid_id(void)
 200 {
 201         return read_cpuid(MIDR_EL1);
 202 }
 203
 204 static inline u64 __attribute_const__ read_cpuid_mpidr(void)
 205 {
 206         return read_cpuid(MPIDR_EL1);
 207 }
 208
 209 static inline unsigned int __attribute_const__ read_cpuid_implementor(void)
 210 {
 211         return MIDR_IMPLEMENTOR(read_cpuid_id());
 212 }
 213
 214 static inline unsigned int __attribute_const__ read_cpuid_part_number(void)
 215 {
 216         return MIDR_PARTNUM(read_cpuid_id());
 217 }
 218
 219 static inline u32 __attribute_const__ read_cpuid_cachetype(void)
 220 {
 221         return read_cpuid(CTR_EL0);
 222 }
 223 #endif /* __ASSEMBLY__ */
 224
 225 #endif