arch/arm/mm/Kconfig

   1 comment "Processor Type"
   2
   3 # Select CPU types depending on the architecture selected.  This selects
   4 # which CPUs we support in the kernel image, and the compiler instruction
   5 # optimiser behaviour.
   6
   7 # ARM7TDMI
   8 config CPU_ARM7TDMI
   9         bool
  10         depends on !MMU
  11         select CPU_32v4T
  12         select CPU_ABRT_LV4T
  13         select CPU_CACHE_V4
  14         select CPU_PABRT_LEGACY
  15         help
  16           A 32-bit RISC microprocessor based on the ARM7 processor core
  17           which has no memory control unit and cache.
  18
  19           Say Y if you want support for the ARM7TDMI processor.
  20           Otherwise, say N.
  21
  22 # ARM720T
  23 config CPU_ARM720T
  24         bool
  25         select CPU_32v4T
  26         select CPU_ABRT_LV4T
  27         select CPU_CACHE_V4
  28         select CPU_CACHE_VIVT
  29         select CPU_COPY_V4WT if MMU
  30         select CPU_CP15_MMU
  31         select CPU_PABRT_LEGACY
  32         select CPU_TLB_V4WT if MMU
  33         help
  34           A 32-bit RISC processor with 8kByte Cache, Write Buffer and
  35           MMU built around an ARM7TDMI core.
  36
  37           Say Y if you want support for the ARM720T processor.
  38           Otherwise, say N.
  39
  40 # ARM740T
  41 config CPU_ARM740T
  42         bool
  43         depends on !MMU
  44         select CPU_32v4T
  45         select CPU_ABRT_LV4T
  46         select CPU_CACHE_V4
  47         select CPU_CP15_MPU
  48         select CPU_PABRT_LEGACY
  49         help
  50           A 32-bit RISC processor with 8KB cache or 4KB variants,
  51           write buffer and MPU(Protection Unit) built around
  52           an ARM7TDMI core.
  53
  54           Say Y if you want support for the ARM740T processor.
  55           Otherwise, say N.
  56
  57 # ARM9TDMI
  58 config CPU_ARM9TDMI
  59         bool
  60         depends on !MMU
  61         select CPU_32v4T
  62         select CPU_ABRT_NOMMU
  63         select CPU_CACHE_V4
  64         select CPU_PABRT_LEGACY
  65         help
  66           A 32-bit RISC microprocessor based on the ARM9 processor core
  67           which has no memory control unit and cache.
  68
  69           Say Y if you want support for the ARM9TDMI processor.
  70           Otherwise, say N.
  71
  72 # ARM920T
  73 config CPU_ARM920T
  74         bool
  75         select CPU_32v4T
  76         select CPU_ABRT_EV4T
  77         select CPU_CACHE_V4WT
  78         select CPU_CACHE_VIVT
  79         select CPU_COPY_V4WB if MMU
  80         select CPU_CP15_MMU
  81         select CPU_PABRT_LEGACY
  82         select CPU_TLB_V4WBI if MMU
  83         help
  84           The ARM920T is licensed to be produced by numerous vendors,
  85           and is used in the Cirrus EP93xx and the Samsung S3C2410.
  86
  87           Say Y if you want support for the ARM920T processor.
  88           Otherwise, say N.
  89
  90 # ARM922T
  91 config CPU_ARM922T
  92         bool
  93         select CPU_32v4T
  94         select CPU_ABRT_EV4T
  95         select CPU_CACHE_V4WT
  96         select CPU_CACHE_VIVT
  97         select CPU_COPY_V4WB if MMU
  98         select CPU_CP15_MMU
  99         select CPU_PABRT_LEGACY
 100         select CPU_TLB_V4WBI if MMU
 101         help
 102           The ARM922T is a version of the ARM920T, but with smaller
 103           instruction and data caches. It is used in Altera's
 104           Excalibur XA device family and Micrel's KS8695 Centaur.
 105
 106           Say Y if you want support for the ARM922T processor.
 107           Otherwise, say N.
 108
 109 # ARM925T
 110 config CPU_ARM925T
 111         bool
 112         select CPU_32v4T
 113         select CPU_ABRT_EV4T
 114         select CPU_CACHE_V4WT
 115         select CPU_CACHE_VIVT
 116         select CPU_COPY_V4WB if MMU
 117         select CPU_CP15_MMU
 118         select CPU_PABRT_LEGACY
 119         select CPU_TLB_V4WBI if MMU
 120         help
 121           The ARM925T is a mix between the ARM920T and ARM926T, but with
 122           different instruction and data caches. It is used in TI's OMAP
 123           device family.
 124
 125           Say Y if you want support for the ARM925T processor.
 126           Otherwise, say N.
 127
 128 # ARM926T
 129 config CPU_ARM926T
 130         bool
 131         select CPU_32v5
 132         select CPU_ABRT_EV5TJ
 133         select CPU_CACHE_VIVT
 134         select CPU_COPY_V4WB if MMU
 135         select CPU_CP15_MMU
 136         select CPU_PABRT_LEGACY
 137         select CPU_TLB_V4WBI if MMU
 138         help
 139           This is a variant of the ARM920.  It has slightly different
 140           instruction sequences for cache and TLB operations.  Curiously,
 141           there is no documentation on it at the ARM corporate website.
 142
 143           Say Y if you want support for the ARM926T processor.
 144           Otherwise, say N.
 145
 146 # FA526
 147 config CPU_FA526
 148         bool
 149         select CPU_32v4
 150         select CPU_ABRT_EV4
 151         select CPU_CACHE_FA
 152         select CPU_CACHE_VIVT
 153         select CPU_COPY_FA if MMU
 154         select CPU_CP15_MMU
 155         select CPU_PABRT_LEGACY
 156         select CPU_TLB_FA if MMU
 157         help
 158           The FA526 is a version of the ARMv4 compatible processor with
 159           Branch Target Buffer, Unified TLB and cache line size 16.
 160
 161           Say Y if you want support for the FA526 processor.
 162           Otherwise, say N.
 163
 164 # ARM940T
 165 config CPU_ARM940T
 166         bool
 167         depends on !MMU
 168         select CPU_32v4T
 169         select CPU_ABRT_NOMMU
 170         select CPU_CACHE_VIVT
 171         select CPU_CP15_MPU
 172         select CPU_PABRT_LEGACY
 173         help
 174           ARM940T is a member of the ARM9TDMI family of general-
 175           purpose microprocessors with MPU and separate 4KB
 176           instruction and 4KB data cases, each with a 4-word line
 177           length.
 178
 179           Say Y if you want support for the ARM940T processor.
 180           Otherwise, say N.
 181
 182 # ARM946E-S
 183 config CPU_ARM946E
 184         bool
 185         depends on !MMU
 186         select CPU_32v5
 187         select CPU_ABRT_NOMMU
 188         select CPU_CACHE_VIVT
 189         select CPU_CP15_MPU
 190         select CPU_PABRT_LEGACY
 191         help
 192           ARM946E-S is a member of the ARM9E-S family of high-
 193           performance, 32-bit system-on-chip processor solutions.
 194           The TCM and ARMv5TE 32-bit instruction set is supported.
 195
 196           Say Y if you want support for the ARM946E-S processor.
 197           Otherwise, say N.
 198
 199 # ARM1020 - needs validating
 200 config CPU_ARM1020
 201         bool
 202         select CPU_32v5
 203         select CPU_ABRT_EV4T
 204         select CPU_CACHE_V4WT
 205         select CPU_CACHE_VIVT
 206         select CPU_COPY_V4WB if MMU
 207         select CPU_CP15_MMU
 208         select CPU_PABRT_LEGACY
 209         select CPU_TLB_V4WBI if MMU
 210         help
 211           The ARM1020 is the 32K cached version of the ARM10 processor,
 212           with an addition of a floating-point unit.
 213
 214           Say Y if you want support for the ARM1020 processor.
 215           Otherwise, say N.
 216
 217 # ARM1020E - needs validating
 218 config CPU_ARM1020E
 219         bool
 220         depends on n
 221         select CPU_32v5
 222         select CPU_ABRT_EV4T
 223         select CPU_CACHE_V4WT
 224         select CPU_CACHE_VIVT
 225         select CPU_COPY_V4WB if MMU
 226         select CPU_CP15_MMU
 227         select CPU_PABRT_LEGACY
 228         select CPU_TLB_V4WBI if MMU
 229
 230 # ARM1022E
 231 config CPU_ARM1022
 232         bool
 233         select CPU_32v5
 234         select CPU_ABRT_EV4T
 235         select CPU_CACHE_VIVT
 236         select CPU_COPY_V4WB if MMU # can probably do better
 237         select CPU_CP15_MMU
 238         select CPU_PABRT_LEGACY
 239         select CPU_TLB_V4WBI if MMU
 240         help
 241           The ARM1022E is an implementation of the ARMv5TE architecture
 242           based upon the ARM10 integer core with a 16KiB L1 Harvard cache,
 243           embedded trace macrocell, and a floating-point unit.
 244
 245           Say Y if you want support for the ARM1022E processor.
 246           Otherwise, say N.
 247
 248 # ARM1026EJ-S
 249 config CPU_ARM1026
 250         bool
 251         select CPU_32v5
 252         select CPU_ABRT_EV5T # But need Jazelle, but EV5TJ ignores bit 10
 253         select CPU_CACHE_VIVT
 254         select CPU_COPY_V4WB if MMU # can probably do better
 255         select CPU_CP15_MMU
 256         select CPU_PABRT_LEGACY
 257         select CPU_TLB_V4WBI if MMU
 258         help
 259           The ARM1026EJ-S is an implementation of the ARMv5TEJ architecture
 260           based upon the ARM10 integer core.
 261
 262           Say Y if you want support for the ARM1026EJ-S processor.
 263           Otherwise, say N.
 264
 265 # SA110
 266 config CPU_SA110
 267         bool
 268         select CPU_32v3 if ARCH_RPC
 269         select CPU_32v4 if !ARCH_RPC
 270         select CPU_ABRT_EV4
 271         select CPU_CACHE_V4WB
 272         select CPU_CACHE_VIVT
 273         select CPU_COPY_V4WB if MMU
 274         select CPU_CP15_MMU
 275         select CPU_PABRT_LEGACY
 276         select CPU_TLB_V4WB if MMU
 277         help
 278           The Intel StrongARM(R) SA-110 is a 32-bit microprocessor and
 279           is available at five speeds ranging from 100 MHz to 233 MHz.
 280           More information is available at
 281           <http://developer.intel.com/design/strong/sa110.htm>.
 282
 283           Say Y if you want support for the SA-110 processor.
 284           Otherwise, say N.
 285
 286 # SA1100
 287 config CPU_SA1100
 288         bool
 289         select CPU_32v4
 290         select CPU_ABRT_EV4
 291         select CPU_CACHE_V4WB
 292         select CPU_CACHE_VIVT
 293         select CPU_CP15_MMU
 294         select CPU_PABRT_LEGACY
 295         select CPU_TLB_V4WB if MMU
 296
 297 # XScale
 298 config CPU_XSCALE
 299         bool
 300         select CPU_32v5
 301         select CPU_ABRT_EV5T
 302         select CPU_CACHE_VIVT
 303         select CPU_CP15_MMU
 304         select CPU_PABRT_LEGACY
 305         select CPU_TLB_V4WBI if MMU
 306
 307 # XScale Core Version 3
 308 config CPU_XSC3
 309         bool
 310         select CPU_32v5
 311         select CPU_ABRT_EV5T
 312         select CPU_CACHE_VIVT
 313         select CPU_CP15_MMU
 314         select CPU_PABRT_LEGACY
 315         select CPU_TLB_V4WBI if MMU
 316         select IO_36
 317
 318 # Marvell PJ1 (Mohawk)
 319 config CPU_MOHAWK
 320         bool
 321         select CPU_32v5
 322         select CPU_ABRT_EV5T
 323         select CPU_CACHE_VIVT
 324         select CPU_COPY_V4WB if MMU
 325         select CPU_CP15_MMU
 326         select CPU_PABRT_LEGACY
 327         select CPU_TLB_V4WBI if MMU
 328
 329 # Feroceon
 330 config CPU_FEROCEON
 331         bool
 332         select CPU_32v5
 333         select CPU_ABRT_EV5T
 334         select CPU_CACHE_VIVT
 335         select CPU_COPY_FEROCEON if MMU
 336         select CPU_CP15_MMU
 337         select CPU_PABRT_LEGACY
 338         select CPU_TLB_FEROCEON if MMU
 339
 340 config CPU_FEROCEON_OLD_ID
 341         bool "Accept early Feroceon cores with an ARM926 ID"
 342         depends on CPU_FEROCEON && !CPU_ARM926T
 343         default y
 344         help
 345           This enables the usage of some old Feroceon cores
 346           for which the CPU ID is equal to the ARM926 ID.
 347           Relevant for Feroceon-1850 and early Feroceon-2850.
 348
 349 # Marvell PJ4
 350 config CPU_PJ4
 351         bool
 352         select ARM_THUMBEE
 353         select CPU_V7
 354
 355 config CPU_PJ4B
 356         bool
 357         select CPU_V7
 358
 359 # ARMv6
 360 config CPU_V6
 361         bool
 362         select CPU_32v6
 363         select CPU_ABRT_EV6
 364         select CPU_CACHE_V6
 365         select CPU_CACHE_VIPT
 366         select CPU_COPY_V6 if MMU
 367         select CPU_CP15_MMU
 368         select CPU_HAS_ASID if MMU
 369         select CPU_PABRT_V6
 370         select CPU_TLB_V6 if MMU
 371
 372 # ARMv6k
 373 config CPU_V6K
 374         bool
 375         select CPU_32v6
 376         select CPU_32v6K
 377         select CPU_ABRT_EV6
 378         select CPU_CACHE_V6
 379         select CPU_CACHE_VIPT
 380         select CPU_COPY_V6 if MMU
 381         select CPU_CP15_MMU
 382         select CPU_HAS_ASID if MMU
 383         select CPU_PABRT_V6
 384         select CPU_TLB_V6 if MMU
 385
 386 # ARMv7
 387 config CPU_V7
 388         bool
 389         select CPU_32v6K
 390         select CPU_32v7
 391         select CPU_ABRT_EV7
 392         select CPU_CACHE_V7
 393         select CPU_CACHE_VIPT
 394         select CPU_COPY_V6 if MMU
 395         select CPU_CP15_MMU if MMU
 396         select CPU_CP15_MPU if !MMU
 397         select CPU_HAS_ASID if MMU
 398         select CPU_PABRT_V7
 399         select CPU_SPECTRE if MMU
 400         select CPU_TLB_V7 if MMU
 401
 402 # ARMv7M
 403 config CPU_V7M
 404         bool
 405         select CPU_32v7M
 406         select CPU_ABRT_NOMMU
 407         select CPU_CACHE_V7M
 408         select CPU_CACHE_NOP
 409         select CPU_PABRT_LEGACY
 410         select CPU_THUMBONLY
 411
 412 config CPU_THUMBONLY
 413         bool
 414         # There are no CPUs available with MMU that don't implement an ARM ISA:
 415         depends on !MMU
 416         help
 417           Select this if your CPU doesn't support the 32 bit ARM instructions.
 418
 419 # Figure out what processor architecture version we should be using.
 420 # This defines the compiler instruction set which depends on the machine type.
 421 config CPU_32v3
 422         bool
 423         select CPU_USE_DOMAINS if MMU
 424         select NEED_KUSER_HELPERS
 425         select TLS_REG_EMUL if SMP || !MMU
 426         select CPU_NO_EFFICIENT_FFS
 427
 428 config CPU_32v4
 429         bool
 430         select CPU_USE_DOMAINS if MMU
 431         select NEED_KUSER_HELPERS
 432         select TLS_REG_EMUL if SMP || !MMU
 433         select CPU_NO_EFFICIENT_FFS
 434
 435 config CPU_32v4T
 436         bool
 437         select CPU_USE_DOMAINS if MMU
 438         select NEED_KUSER_HELPERS
 439         select TLS_REG_EMUL if SMP || !MMU
 440         select CPU_NO_EFFICIENT_FFS
 441
 442 config CPU_32v5
 443         bool
 444         select CPU_USE_DOMAINS if MMU
 445         select NEED_KUSER_HELPERS
 446         select TLS_REG_EMUL if SMP || !MMU
 447
 448 config CPU_32v6
 449         bool
 450         select TLS_REG_EMUL if !CPU_32v6K && !MMU
 451
 452 config CPU_32v6K
 453         bool
 454
 455 config CPU_32v7
 456         bool
 457
 458 config CPU_32v7M
 459         bool
 460
 461 # The abort model
 462 config CPU_ABRT_NOMMU
 463         bool
 464
 465 config CPU_ABRT_EV4
 466         bool
 467
 468 config CPU_ABRT_EV4T
 469         bool
 470
 471 config CPU_ABRT_LV4T
 472         bool
 473
 474 config CPU_ABRT_EV5T
 475         bool
 476
 477 config CPU_ABRT_EV5TJ
 478         bool
 479
 480 config CPU_ABRT_EV6
 481         bool
 482
 483 config CPU_ABRT_EV7
 484         bool
 485
 486 config CPU_PABRT_LEGACY
 487         bool
 488
 489 config CPU_PABRT_V6
 490         bool
 491
 492 config CPU_PABRT_V7
 493         bool
 494
 495 # The cache model
 496 config CPU_CACHE_V4
 497         bool
 498
 499 config CPU_CACHE_V4WT
 500         bool
 501
 502 config CPU_CACHE_V4WB
 503         bool
 504
 505 config CPU_CACHE_V6
 506         bool
 507
 508 config CPU_CACHE_V7
 509         bool
 510
 511 config CPU_CACHE_NOP
 512         bool
 513
 514 config CPU_CACHE_VIVT
 515         bool
 516
 517 config CPU_CACHE_VIPT
 518         bool
 519
 520 config CPU_CACHE_FA
 521         bool
 522
 523 config CPU_CACHE_V7M
 524         bool
 525
 526 if MMU
 527 # The copy-page model
 528 config CPU_COPY_V4WT
 529         bool
 530
 531 config CPU_COPY_V4WB
 532         bool
 533
 534 config CPU_COPY_FEROCEON
 535         bool
 536
 537 config CPU_COPY_FA
 538         bool
 539
 540 config CPU_COPY_V6
 541         bool
 542
 543 # This selects the TLB model
 544 config CPU_TLB_V4WT
 545         bool
 546         help
 547           ARM Architecture Version 4 TLB with writethrough cache.
 548
 549 config CPU_TLB_V4WB
 550         bool
 551         help
 552           ARM Architecture Version 4 TLB with writeback cache.
 553
 554 config CPU_TLB_V4WBI
 555         bool
 556         help
 557           ARM Architecture Version 4 TLB with writeback cache and invalidate
 558           instruction cache entry.
 559
 560 config CPU_TLB_FEROCEON
 561         bool
 562         help
 563           Feroceon TLB (v4wbi with non-outer-cachable page table walks).
 564
 565 config CPU_TLB_FA
 566         bool
 567         help
 568           Faraday ARM FA526 architecture, unified TLB with writeback cache
 569           and invalidate instruction cache entry. Branch target buffer is
 570           also supported.
 571
 572 config CPU_TLB_V6
 573         bool
 574
 575 config CPU_TLB_V7
 576         bool
 577
 578 config VERIFY_PERMISSION_FAULT
 579         bool
 580 endif
 581
 582 config CPU_HAS_ASID
 583         bool
 584         help
 585           This indicates whether the CPU has the ASID register; used to
 586           tag TLB and possibly cache entries.
 587
 588 config CPU_CP15
 589         bool
 590         help
 591           Processor has the CP15 register.
 592
 593 config CPU_CP15_MMU
 594         bool
 595         select CPU_CP15
 596         help
 597           Processor has the CP15 register, which has MMU related registers.
 598
 599 config CPU_CP15_MPU
 600         bool
 601         select CPU_CP15
 602         help
 603           Processor has the CP15 register, which has MPU related registers.
 604
 605 config CPU_USE_DOMAINS
 606         bool
 607         help
 608           This option enables or disables the use of domain switching
 609           via the set_fs() function.
 610
 611 config CPU_V7M_NUM_IRQ
 612         int "Number of external interrupts connected to the NVIC"
 613         depends on CPU_V7M
 614         default 90 if ARCH_STM32
 615         default 38 if ARCH_EFM32
 616         default 112 if SOC_VF610
 617         default 240
 618         help
 619           This option indicates the number of interrupts connected to the NVIC.
 620           The value can be larger than the real number of interrupts supported
 621           by the system, but must not be lower.
 622           The default value is 240, corresponding to the maximum number of
 623           interrupts supported by the NVIC on Cortex-M family.
 624
 625           If unsure, keep default value.
 626
 627 #
 628 # CPU supports 36-bit I/O
 629 #
 630 config IO_36
 631         bool
 632
 633 comment "Processor Features"
 634
 635 config ARM_LPAE
 636         bool "Support for the Large Physical Address Extension"
 637         depends on MMU && CPU_32v7 && !CPU_32v6 && !CPU_32v5 && \
 638                 !CPU_32v4 && !CPU_32v3
 639         help
 640           Say Y if you have an ARMv7 processor supporting the LPAE page
 641           table format and you would like to access memory beyond the
 642           4GB limit. The resulting kernel image will not run on
 643           processors without the LPA extension.
 644
 645           If unsure, say N.
 646
 647 config ARM_PV_FIXUP
 648         def_bool y
 649         depends on ARM_LPAE && ARM_PATCH_PHYS_VIRT && ARCH_KEYSTONE
 650
 651 config ARCH_PHYS_ADDR_T_64BIT
 652         def_bool ARM_LPAE
 653
 654 config ARCH_DMA_ADDR_T_64BIT
 655         bool
 656
 657 config ARM_THUMB
 658         bool "Support Thumb user binaries" if !CPU_THUMBONLY
 659         depends on CPU_ARM720T || CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || \
 660                 CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || \
 661                 CPU_ARM1020 || CPU_ARM1020E || CPU_ARM1022 || CPU_ARM1026 || \
 662                 CPU_XSCALE || CPU_XSC3 || CPU_MOHAWK || CPU_V6 || CPU_V6K || \
 663                 CPU_V7 || CPU_FEROCEON || CPU_V7M
 664         default y
 665         help
 666           Say Y if you want to include kernel support for running user space
 667           Thumb binaries.
 668
 669           The Thumb instruction set is a compressed form of the standard ARM
 670           instruction set resulting in smaller binaries at the expense of
 671           slightly less efficient code.
 672
 673           If you don't know what this all is, saying Y is a safe choice.
 674
 675 config ARM_THUMBEE
 676         bool "Enable ThumbEE CPU extension"
 677         depends on CPU_V7
 678         help
 679           Say Y here if you have a CPU with the ThumbEE extension and code to
 680           make use of it. Say N for code that can run on CPUs without ThumbEE.
 681
 682 config ARM_VIRT_EXT
 683         bool
 684         depends on MMU
 685         default y if CPU_V7
 686         help
 687           Enable the kernel to make use of the ARM Virtualization
 688           Extensions to install hypervisors without run-time firmware
 689           assistance.
 690
 691           A compliant bootloader is required in order to make maximum
 692           use of this feature.  Refer to Documentation/arm/Booting for
 693           details.
 694
 695 config SWP_EMULATE
 696         bool "Emulate SWP/SWPB instructions" if !SMP
 697         depends on CPU_V7
 698         default y if SMP
 699         select HAVE_PROC_CPU if PROC_FS
 700         help
 701           ARMv6 architecture deprecates use of the SWP/SWPB instructions.
 702           ARMv7 multiprocessing extensions introduce the ability to disable
 703           these instructions, triggering an undefined instruction exception
 704           when executed. Say Y here to enable software emulation of these
 705           instructions for userspace (not kernel) using LDREX/STREX.
 706           Also creates /proc/cpu/swp_emulation for statistics.
 707
 708           In some older versions of glibc [<=2.8] SWP is used during futex
 709           trylock() operations with the assumption that the code will not
 710           be preempted. This invalid assumption may be more likely to fail
 711           with SWP emulation enabled, leading to deadlock of the user
 712           application.
 713
 714           NOTE: when accessing uncached shared regions, LDREX/STREX rely
 715           on an external transaction monitoring block called a global
 716           monitor to maintain update atomicity. If your system does not
 717           implement a global monitor, this option can cause programs that
 718           perform SWP operations to uncached memory to deadlock.
 719
 720           If unsure, say Y.
 721
 722 config CPU_BIG_ENDIAN
 723         bool "Build big-endian kernel"
 724         depends on ARCH_SUPPORTS_BIG_ENDIAN
 725         help
 726           Say Y if you plan on running a kernel in big-endian mode.
 727           Note that your board must be properly built and your board
 728           port must properly enable any big-endian related features
 729           of your chipset/board/processor.
 730
 731 config CPU_ENDIAN_BE8
 732         bool
 733         depends on CPU_BIG_ENDIAN
 734         default CPU_V6 || CPU_V6K || CPU_V7
 735         help
 736           Support for the BE-8 (big-endian) mode on ARMv6 and ARMv7 processors.
 737
 738 config CPU_ENDIAN_BE32
 739         bool
 740         depends on CPU_BIG_ENDIAN
 741         default !CPU_ENDIAN_BE8
 742         help
 743           Support for the BE-32 (big-endian) mode on pre-ARMv6 processors.
 744
 745 config CPU_HIGH_VECTOR
 746         depends on !MMU && CPU_CP15 && !CPU_ARM740T
 747         bool "Select the High exception vector"
 748         help
 749           Say Y here to select high exception vector(0xFFFF0000~).
 750           The exception vector can vary depending on the platform
 751           design in nommu mode. If your platform needs to select
 752           high exception vector, say Y.
 753           Otherwise or if you are unsure, say N, and the low exception
 754           vector (0x00000000~) will be used.
 755
 756 config CPU_ICACHE_DISABLE
 757         bool "Disable I-Cache (I-bit)"
 758         depends on (CPU_CP15 && !(CPU_ARM720T || CPU_ARM740T || CPU_XSCALE || CPU_XSC3)) || CPU_V7M
 759         help
 760           Say Y here to disable the processor instruction cache. Unless
 761           you have a reason not to or are unsure, say N.
 762
 763 config CPU_DCACHE_DISABLE
 764         bool "Disable D-Cache (C-bit)"
 765         depends on (CPU_CP15 && !SMP) || CPU_V7M
 766         help
 767           Say Y here to disable the processor data cache. Unless
 768           you have a reason not to or are unsure, say N.
 769
 770 config CPU_DCACHE_SIZE
 771         hex
 772         depends on CPU_ARM740T || CPU_ARM946E
 773         default 0x00001000 if CPU_ARM740T
 774         default 0x00002000 # default size for ARM946E-S
 775         help
 776           Some cores are synthesizable to have various sized cache. For
 777           ARM946E-S case, it can vary from 0KB to 1MB.
 778           To support such cache operations, it is efficient to know the size
 779           before compile time.
 780           If your SoC is configured to have a different size, define the value
 781           here with proper conditions.
 782
 783 config CPU_DCACHE_WRITETHROUGH
 784         bool "Force write through D-cache"
 785         depends on (CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_FA526) && !CPU_DCACHE_DISABLE
 786         default y if CPU_ARM925T
 787         help
 788           Say Y here to use the data cache in writethrough mode. Unless you
 789           specifically require this or are unsure, say N.
 790
 791 config CPU_CACHE_ROUND_ROBIN
 792         bool "Round robin I and D cache replacement algorithm"
 793         depends on (CPU_ARM926T || CPU_ARM946E || CPU_ARM1020) && (!CPU_ICACHE_DISABLE || !CPU_DCACHE_DISABLE)
 794         help
 795           Say Y here to use the predictable round-robin cache replacement
 796           policy.  Unless you specifically require this or are unsure, say N.
 797
 798 config CPU_BPREDICT_DISABLE
 799         bool "Disable branch prediction"
 800         depends on CPU_ARM1020 || CPU_V6 || CPU_V6K || CPU_MOHAWK || CPU_XSC3 || CPU_V7 || CPU_FA526 || CPU_V7M
 801         help
 802           Say Y here to disable branch prediction.  If unsure, say N.
 803
 804 config CPU_SPECTRE
 805         bool
 806
 807 config HARDEN_BRANCH_PREDICTOR
 808         bool "Harden the branch predictor against aliasing attacks" if EXPERT
 809         depends on CPU_SPECTRE
 810         default y
 811         help
 812            Speculation attacks against some high-performance processors rely
 813            on being able to manipulate the branch predictor for a victim
 814            context by executing aliasing branches in the attacker context.
 815            Such attacks can be partially mitigated against by clearing
 816            internal branch predictor state and limiting the prediction
 817            logic in some situations.
 818
 819            This config option will take CPU-specific actions to harden
 820            the branch predictor against aliasing attacks and may rely on
 821            specific instruction sequences or control bits being set by
 822            the system firmware.
 823
 824            If unsure, say Y.
 825
 826 config TLS_REG_EMUL
 827         bool
 828         select NEED_KUSER_HELPERS
 829         help
 830           An SMP system using a pre-ARMv6 processor (there are apparently
 831           a few prototypes like that in existence) and therefore access to
 832           that required register must be emulated.
 833
 834 config NEED_KUSER_HELPERS
 835         bool
 836
 837 config KUSER_HELPERS
 838         bool "Enable kuser helpers in vector page" if !NEED_KUSER_HELPERS
 839         depends on MMU
 840         default y
 841         help
 842           Warning: disabling this option may break user programs.
 843
 844           Provide kuser helpers in the vector page.  The kernel provides
 845           helper code to userspace in read only form at a fixed location
 846           in the high vector page to allow userspace to be independent of
 847           the CPU type fitted to the system.  This permits binaries to be
 848           run on ARMv4 through to ARMv7 without modification.
 849
 850           See Documentation/arm/kernel_user_helpers.txt for details.
 851
 852           However, the fixed address nature of these helpers can be used
 853           by ROP (return orientated programming) authors when creating
 854           exploits.
 855
 856           If all of the binaries and libraries which run on your platform
 857           are built specifically for your platform, and make no use of
 858           these helpers, then you can turn this option off to hinder
 859           such exploits. However, in that case, if a binary or library
 860           relying on those helpers is run, it will receive a SIGILL signal,
 861           which will terminate the program.
 862
 863           Say N here only if you are absolutely certain that you do not
 864           need these helpers; otherwise, the safe option is to say Y.
 865
 866 config VDSO
 867         bool "Enable VDSO for acceleration of some system calls"
 868         depends on AEABI && MMU && CPU_V7
 869         default y if ARM_ARCH_TIMER
 870         select GENERIC_TIME_VSYSCALL
 871         help
 872           Place in the process address space an ELF shared object
 873           providing fast implementations of gettimeofday and
 874           clock_gettime.  Systems that implement the ARM architected
 875           timer will receive maximum benefit.
 876
 877           You must have glibc 2.22 or later for programs to seamlessly
 878           take advantage of this.
 879
 880 config DMA_CACHE_RWFO
 881         bool "Enable read/write for ownership DMA cache maintenance"
 882         depends on CPU_V6K && SMP
 883         default y
 884         help
 885           The Snoop Control Unit on ARM11MPCore does not detect the
 886           cache maintenance operations and the dma_{map,unmap}_area()
 887           functions may leave stale cache entries on other CPUs. By
 888           enabling this option, Read or Write For Ownership in the ARMv6
 889           DMA cache maintenance functions is performed. These LDR/STR
 890           instructions change the cache line state to shared or modified
 891           so that the cache operation has the desired effect.
 892
 893           Note that the workaround is only valid on processors that do
 894           not perform speculative loads into the D-cache. For such
 895           processors, if cache maintenance operations are not broadcast
 896           in hardware, other workarounds are needed (e.g. cache
 897           maintenance broadcasting in software via FIQ).
 898
 899 config OUTER_CACHE
 900         bool
 901
 902 config OUTER_CACHE_SYNC
 903         bool
 904         select ARM_HEAVY_MB
 905         help
 906           The outer cache has a outer_cache_fns.sync function pointer
 907           that can be used to drain the write buffer of the outer cache.
 908
 909 config CACHE_FEROCEON_L2
 910         bool "Enable the Feroceon L2 cache controller"
 911         depends on ARCH_MV78XX0 || ARCH_MVEBU
 912         default y
 913         select OUTER_CACHE
 914         help
 915           This option enables the Feroceon L2 cache controller.
 916
 917 config CACHE_FEROCEON_L2_WRITETHROUGH
 918         bool "Force Feroceon L2 cache write through"
 919         depends on CACHE_FEROCEON_L2
 920         help
 921           Say Y here to use the Feroceon L2 cache in writethrough mode.
 922           Unless you specifically require this, say N for writeback mode.
 923
 924 config MIGHT_HAVE_CACHE_L2X0
 925         bool
 926         help
 927           This option should be selected by machines which have a L2x0
 928           or PL310 cache controller, but where its use is optional.
 929
 930           The only effect of this option is to make CACHE_L2X0 and
 931           related options available to the user for configuration.
 932
 933           Boards or SoCs which always require the cache controller
 934           support to be present should select CACHE_L2X0 directly
 935           instead of this option, thus preventing the user from
 936           inadvertently configuring a broken kernel.
 937
 938 config CACHE_L2X0
 939         bool "Enable the L2x0 outer cache controller" if MIGHT_HAVE_CACHE_L2X0
 940         default MIGHT_HAVE_CACHE_L2X0
 941         select OUTER_CACHE
 942         select OUTER_CACHE_SYNC
 943         help
 944           This option enables the L2x0 PrimeCell.
 945
 946 config CACHE_L2X0_PMU
 947         bool "L2x0 performance monitor support" if CACHE_L2X0
 948         depends on PERF_EVENTS
 949         help
 950           This option enables support for the performance monitoring features
 951           of the L220 and PL310 outer cache controllers.
 952
 953 if CACHE_L2X0
 954
 955 config PL310_ERRATA_588369
 956         bool "PL310 errata: Clean & Invalidate maintenance operations do not invalidate clean lines"
 957         help
 958            The PL310 L2 cache controller implements three types of Clean &
 959            Invalidate maintenance operations: by Physical Address
 960            (offset 0x7F0), by Index/Way (0x7F8) and by Way (0x7FC).
 961            They are architecturally defined to behave as the execution of a
 962            clean operation followed immediately by an invalidate operation,
 963            both performing to the same memory location. This functionality
 964            is not correctly implemented in PL310 prior to r2p0 (fixed in r2p0)
 965            as clean lines are not invalidated as a result of these operations.
 966
 967 config PL310_ERRATA_727915
 968         bool "PL310 errata: Background Clean & Invalidate by Way operation can cause data corruption"
 969         help
 970           PL310 implements the Clean & Invalidate by Way L2 cache maintenance
 971           operation (offset 0x7FC). This operation runs in background so that
 972           PL310 can handle normal accesses while it is in progress. Under very
 973           rare circumstances, due to this erratum, write data can be lost when
 974           PL310 treats a cacheable write transaction during a Clean &
 975           Invalidate by Way operation.  Revisions prior to r3p1 are affected by
 976           this errata (fixed in r3p1).
 977
 978 config PL310_ERRATA_753970
 979         bool "PL310 errata: cache sync operation may be faulty"
 980         help
 981           This option enables the workaround for the 753970 PL310 (r3p0) erratum.
 982
 983           Under some condition the effect of cache sync operation on
 984           the store buffer still remains when the operation completes.
 985           This means that the store buffer is always asked to drain and
 986           this prevents it from merging any further writes. The workaround
 987           is to replace the normal offset of cache sync operation (0x730)
 988           by another offset targeting an unmapped PL310 register 0x740.
 989           This has the same effect as the cache sync operation: store buffer
 990           drain and waiting for all buffers empty.
 991
 992 config PL310_ERRATA_769419
 993         bool "PL310 errata: no automatic Store Buffer drain"
 994         help
 995           On revisions of the PL310 prior to r3p2, the Store Buffer does
 996           not automatically drain. This can cause normal, non-cacheable
 997           writes to be retained when the memory system is idle, leading
 998           to suboptimal I/O performance for drivers using coherent DMA.
 999           This option adds a write barrier to the cpu_idle loop so that,
1000           on systems with an outer cache, the store buffer is drained
1001           explicitly.
1002
1003 endif
1004
1005 config CACHE_TAUROS2
1006         bool "Enable the Tauros2 L2 cache controller"
1007         depends on (ARCH_DOVE || ARCH_MMP || CPU_PJ4)
1008         default y
1009         select OUTER_CACHE
1010         help
1011           This option enables the Tauros2 L2 cache controller (as
1012           found on PJ1/PJ4).
1013
1014 config CACHE_UNIPHIER
1015         bool "Enable the UniPhier outer cache controller"
1016         depends on ARCH_UNIPHIER
1017         default y
1018         select OUTER_CACHE
1019         select OUTER_CACHE_SYNC
1020         help
1021           This option enables the UniPhier outer cache (system cache)
1022           controller.
1023
1024 config CACHE_XSC3L2
1025         bool "Enable the L2 cache on XScale3"
1026         depends on CPU_XSC3
1027         default y
1028         select OUTER_CACHE
1029         help
1030           This option enables the L2 cache on XScale3.
1031
1032 config ARM_L1_CACHE_SHIFT_6
1033         bool
1034         default y if CPU_V7
1035         help
1036           Setting ARM L1 cache line size to 64 Bytes.
1037
1038 config ARM_L1_CACHE_SHIFT
1039         int
1040         default 6 if ARM_L1_CACHE_SHIFT_6
1041         default 5
1042
1043 config ARM_DMA_MEM_BUFFERABLE
1044         bool "Use non-cacheable memory for DMA" if (CPU_V6 || CPU_V6K) && !CPU_V7
1045         default y if CPU_V6 || CPU_V6K || CPU_V7
1046         help
1047           Historically, the kernel has used strongly ordered mappings to
1048           provide DMA coherent memory.  With the advent of ARMv7, mapping
1049           memory with differing types results in unpredictable behaviour,
1050           so on these CPUs, this option is forced on.
1051
1052           Multiple mappings with differing attributes is also unpredictable
1053           on ARMv6 CPUs, but since they do not have aggressive speculative
1054           prefetch, no harm appears to occur.
1055
1056           However, drivers may be missing the necessary barriers for ARMv6,
1057           and therefore turning this on may result in unpredictable driver
1058           behaviour.  Therefore, we offer this as an option.
1059
1060           You are recommended say 'Y' here and debug any affected drivers.
1061
1062 config ARM_HEAVY_MB
1063         bool
1064
1065 config ARCH_SUPPORTS_BIG_ENDIAN
1066         bool
1067         help
1068           This option specifies the architecture can support big endian
1069           operation.
1070
1071 config DEBUG_RODATA
1072         bool "Make kernel text and rodata read-only"
1073         depends on MMU && !XIP_KERNEL
1074         default y if CPU_V7
1075         help
1076           If this is set, kernel text and rodata memory will be made
1077           read-only, and non-text kernel memory will be made non-executable.
1078           The tradeoff is that each region is padded to section-size (1MiB)
1079           boundaries (because their permissions are different and splitting
1080           the 1M pages into 4K ones causes TLB performance problems), which
1081           can waste memory.
1082
1083 config DEBUG_ALIGN_RODATA
1084         bool "Make rodata strictly non-executable"
1085         depends on DEBUG_RODATA
1086         default y
1087         help
1088           If this is set, rodata will be made explicitly non-executable. This
1089           provides protection on the rare chance that attackers might find and
1090           use ROP gadgets that exist in the rodata section. This adds an
1091           additional section-aligned split of rodata from kernel text so it
1092           can be made explicitly non-executable. This padding may waste memory
1093           space to gain the additional protection.