arch/arm/kernel/entry-armv.S

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  *  linux/arch/arm/kernel/entry-armv.S
   4  *
   5  *  Copyright (C) 1996,1997,1998 Russell King.
   6  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   7  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   8  *
   9  *  Low-level vector interface routines
  10  *
  11  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  12  *  that causes it to save wrong values...  Be aware!
  13  */
  14
  15 #include <linux/init.h>
  16
  17 #include <asm/assembler.h>
  18 #include <asm/memory.h>
  19 #include <asm/glue-df.h>
  20 #include <asm/glue-pf.h>
  21 #include <asm/vfpmacros.h>
  22 #ifndef CONFIG_GENERIC_IRQ_MULTI_HANDLER
  23 #include <mach/entry-macro.S>
  24 #endif
  25 #include <asm/thread_notify.h>
  26 #include <asm/unwind.h>
  27 #include <asm/unistd.h>
  28 #include <asm/tls.h>
  29 #include <asm/system_info.h>
  30 #include <asm/uaccess-asm.h>
  31
  32 #include "entry-header.S"
  33 #include <asm/entry-macro-multi.S>
  34 #include <asm/probes.h>
  35
  36 /*
  37  * Interrupt handling.
  38  */
  39         .macro  irq_handler
  40 #ifdef CONFIG_GENERIC_IRQ_MULTI_HANDLER
  41         ldr     r1, =handle_arch_irq
  42         mov     r0, sp
  43         badr    lr, 9997f
  44         ldr     pc, [r1]
  45 #else
  46         arch_irq_handler_default
  47 #endif
  48 9997:
  49         .endm
  50
  51         .macro  pabt_helper
  52         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  53 #ifdef MULTI_PABORT
  54         ldr     ip, .LCprocfns
  55         mov     lr, pc
  56         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  57 #else
  58         bl      CPU_PABORT_HANDLER
  59 #endif
  60         .endm
  61
  62         .macro  dabt_helper
  63
  64         @
  65         @ Call the processor-specific abort handler:
  66         @
  67         @  r2 - pt_regs
  68         @  r4 - aborted context pc
  69         @  r5 - aborted context psr
  70         @
  71         @ The abort handler must return the aborted address in r0, and
  72         @ the fault status register in r1.  r9 must be preserved.
  73         @
  74 #ifdef MULTI_DABORT
  75         ldr     ip, .LCprocfns
  76         mov     lr, pc
  77         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  78 #else
  79         bl      CPU_DABORT_HANDLER
  80 #endif
  81         .endm
  82
  83         .section        .entry.text,"ax",%progbits
  84
  85 /*
  86  * Invalid mode handlers
  87  */
  88         .macro  inv_entry, reason
  89         sub     sp, sp, #PT_REGS_SIZE
  90  ARM(   stmib   sp, {r1 - lr}           )
  91  THUMB( stmia   sp, {r0 - r12}          )
  92  THUMB( str     sp, [sp, #S_SP]         )
  93  THUMB( str     lr, [sp, #S_LR]         )
  94         mov     r1, #\reason
  95         .endm
  96
  97 __pabt_invalid:
  98         inv_entry BAD_PREFETCH
  99         b       common_invalid
 100 ENDPROC(__pabt_invalid)
 101
 102 __dabt_invalid:
 103         inv_entry BAD_DATA
 104         b       common_invalid
 105 ENDPROC(__dabt_invalid)
 106
 107 __irq_invalid:
 108         inv_entry BAD_IRQ
 109         b       common_invalid
 110 ENDPROC(__irq_invalid)
 111
 112 __und_invalid:
 113         inv_entry BAD_UNDEFINSTR
 114
 115         @
 116         @ XXX fall through to common_invalid
 117         @
 118
 119 @
 120 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 121 @
 122 common_invalid:
 123         zero_fp
 124
 125         ldmia   r0, {r4 - r6}
 126         add     r0, sp, #S_PC           @ here for interlock avoidance
 127         mov     r7, #-1                 @  ""   ""    ""        ""
 128         str     r4, [sp]                @ save preserved r0
 129         stmia   r0, {r5 - r7}           @ lr_<exception>,
 130                                         @ cpsr_<exception>, "old_r0"
 131
 132         mov     r0, sp
 133         b       bad_mode
 134 ENDPROC(__und_invalid)
 135
 136 /*
 137  * SVC mode handlers
 138  */
 139
 140 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 141 #define SPFIX(code...) code
 142 #else
 143 #define SPFIX(code...)
 144 #endif
 145
 146         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1
 147  UNWIND(.fnstart                )
 148  UNWIND(.save {r0 - pc}         )
 149         sub     sp, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 150 #ifdef CONFIG_THUMB2_KERNEL
 151  SPFIX( str     r0, [sp]        )       @ temporarily saved
 152  SPFIX( mov     r0, sp          )
 153  SPFIX( tst     r0, #4          )       @ test original stack alignment
 154  SPFIX( ldr     r0, [sp]        )       @ restored
 155 #else
 156  SPFIX( tst     sp, #4          )
 157 #endif
 158  SPFIX( subeq   sp, sp, #4      )
 159         stmia   sp, {r1 - r12}
 160
 161         ldmia   r0, {r3 - r5}
 162         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 163         mov     r6, #-1                 @  ""  ""      ""       ""
 164         add     r2, sp, #(SVC_REGS_SIZE + \stack_hole - 4)
 165  SPFIX( addeq   r2, r2, #4      )
 166         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 167                                         @ from the exception stack
 168
 169         mov     r3, lr
 170
 171         @
 172         @ We are now ready to fill in the remaining blanks on the stack:
 173         @
 174         @  r2 - sp_svc
 175         @  r3 - lr_svc
 176         @  r4 - lr_<exception>, already fixed up for correct return/restart
 177         @  r5 - spsr_<exception>
 178         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 179         @
 180         stmia   r7, {r2 - r6}
 181
 182         get_thread_info tsk
 183         uaccess_entry tsk, r0, r1, r2, \uaccess
 184
 185         .if \trace
 186 #ifdef CONFIG_TRACE_IRQFLAGS
 187         bl      trace_hardirqs_off
 188 #endif
 189         .endif
 190         .endm
 191
 192         .align  5
 193 __dabt_svc:
 194         svc_entry uaccess=0
 195         mov     r2, sp
 196         dabt_helper
 197  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 198         svc_exit r5                             @ return from exception
 199  UNWIND(.fnend          )
 200 ENDPROC(__dabt_svc)
 201
 202         .align  5
 203 __irq_svc:
 204         svc_entry
 205         irq_handler
 206
 207 #ifdef CONFIG_PREEMPT
 208         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 209         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 210         teq     r8, #0                          @ if preempt count != 0
 211         movne   r0, #0                          @ force flags to 0
 212         tst     r0, #_TIF_NEED_RESCHED
 213         blne    svc_preempt
 214 #endif
 215
 216         svc_exit r5, irq = 1                    @ return from exception
 217  UNWIND(.fnend          )
 218 ENDPROC(__irq_svc)
 219
 220         .ltorg
 221
 222 #ifdef CONFIG_PREEMPT
 223 svc_preempt:
 224         mov     r8, lr
 225 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 226         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 227         tst     r0, #_TIF_NEED_RESCHED
 228         reteq   r8                              @ go again
 229         b       1b
 230 #endif
 231
 232 __und_fault:
 233         @ Correct the PC such that it is pointing at the instruction
 234         @ which caused the fault.  If the faulting instruction was ARM
 235         @ the PC will be pointing at the next instruction, and have to
 236         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 237         @ pointing at the second half of the Thumb instruction.  We
 238         @ have to subtract 2.
 239         ldr     r2, [r0, #S_PC]
 240         sub     r2, r2, r1
 241         str     r2, [r0, #S_PC]
 242         b       do_undefinstr
 243 ENDPROC(__und_fault)
 244
 245         .align  5
 246 __und_svc:
 247 #ifdef CONFIG_KPROBES
 248         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 249         @ it obviously needs free stack space which then will belong to
 250         @ the saved context.
 251         svc_entry MAX_STACK_SIZE
 252 #else
 253         svc_entry
 254 #endif
 255
 256         mov     r1, #4                          @ PC correction to apply
 257  THUMB( tst     r5, #PSR_T_BIT          )       @ exception taken in Thumb mode?
 258  THUMB( movne   r1, #2                  )       @ if so, fix up PC correction
 259         mov     r0, sp                          @ struct pt_regs *regs
 260         bl      __und_fault
 261
 262 __und_svc_finish:
 263         get_thread_info tsk
 264         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 265         svc_exit r5                             @ return from exception
 266  UNWIND(.fnend          )
 267 ENDPROC(__und_svc)
 268
 269         .align  5
 270 __pabt_svc:
 271         svc_entry
 272         mov     r2, sp                          @ regs
 273         pabt_helper
 274         svc_exit r5                             @ return from exception
 275  UNWIND(.fnend          )
 276 ENDPROC(__pabt_svc)
 277
 278         .align  5
 279 __fiq_svc:
 280         svc_entry trace=0
 281         mov     r0, sp                          @ struct pt_regs *regs
 282         bl      handle_fiq_as_nmi
 283         svc_exit_via_fiq
 284  UNWIND(.fnend          )
 285 ENDPROC(__fiq_svc)
 286
 287         .align  5
 288 .LCcralign:
 289         .word   cr_alignment
 290 #ifdef MULTI_DABORT
 291 .LCprocfns:
 292         .word   processor
 293 #endif
 294 .LCfp:
 295         .word   fp_enter
 296
 297 /*
 298  * Abort mode handlers
 299  */
 300
 301 @
 302 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 303 @ and reuses the same macros. However in abort mode we must also
 304 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 305 @
 306         .align 5
 307 __fiq_abt:
 308         svc_entry trace=0
 309
 310  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 311  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 312  THUMB( msr     cpsr_c, r0 )
 313         mov     r1, lr          @ Save lr_abt
 314         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 315  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 316  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 317  THUMB( msr     cpsr_c, r0 )
 318         stmfd   sp!, {r1 - r2}
 319
 320         add     r0, sp, #8                      @ struct pt_regs *regs
 321         bl      handle_fiq_as_nmi
 322
 323         ldmfd   sp!, {r1 - r2}
 324  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 325  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 326  THUMB( msr     cpsr_c, r0 )
 327         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 328         msr     spsr_cxsf, r2   @ Restore spsr_abt
 329  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 330  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 331  THUMB( msr     cpsr_c, r0 )
 332
 333         svc_exit_via_fiq
 334  UNWIND(.fnend          )
 335 ENDPROC(__fiq_abt)
 336
 337 /*
 338  * User mode handlers
 339  *
 340  * EABI note: sp_svc is always 64-bit aligned here, so should PT_REGS_SIZE
 341  */
 342
 343 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (PT_REGS_SIZE & 7)
 344 #error "sizeof(struct pt_regs) must be a multiple of 8"
 345 #endif
 346
 347         .macro  usr_entry, trace=1, uaccess=1
 348  UNWIND(.fnstart        )
 349  UNWIND(.cantunwind     )       @ don't unwind the user space
 350         sub     sp, sp, #PT_REGS_SIZE
 351  ARM(   stmib   sp, {r1 - r12}  )
 352  THUMB( stmia   sp, {r0 - r12}  )
 353
 354  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 355  ATRAP( ldr     r8, .LCcralign)
 356
 357         ldmia   r0, {r3 - r5}
 358         add     r0, sp, #S_PC           @ here for interlock avoidance
 359         mov     r6, #-1                 @  ""  ""     ""        ""
 360
 361         str     r3, [sp]                @ save the "real" r0 copied
 362                                         @ from the exception stack
 363
 364  ATRAP( ldr     r8, [r8, #0])
 365
 366         @
 367         @ We are now ready to fill in the remaining blanks on the stack:
 368         @
 369         @  r4 - lr_<exception>, already fixed up for correct return/restart
 370         @  r5 - spsr_<exception>
 371         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 372         @
 373         @ Also, separately save sp_usr and lr_usr
 374         @
 375         stmia   r0, {r4 - r6}
 376  ARM(   stmdb   r0, {sp, lr}^                   )
 377  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 378
 379         .if \uaccess
 380         uaccess_disable ip
 381         .endif
 382
 383         @ Enable the alignment trap while in kernel mode
 384  ATRAP( teq     r8, r7)
 385  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 386
 387         @
 388         @ Clear FP to mark the first stack frame
 389         @
 390         zero_fp
 391
 392         .if     \trace
 393 #ifdef CONFIG_TRACE_IRQFLAGS
 394         bl      trace_hardirqs_off
 395 #endif
 396         ct_user_exit save = 0
 397         .endif
 398         .endm
 399
 400         .macro  kuser_cmpxchg_check
 401 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 402 #ifndef CONFIG_MMU
 403 #warning "NPTL on non MMU needs fixing"
 404 #else
 405         @ Make sure our user space atomic helper is restarted
 406         @ if it was interrupted in a critical region.  Here we
 407         @ perform a quick test inline since it should be false
 408         @ 99.9999% of the time.  The rest is done out of line.
 409         cmp     r4, #TASK_SIZE
 410         blhs    kuser_cmpxchg64_fixup
 411 #endif
 412 #endif
 413         .endm
 414
 415         .align  5
 416 __dabt_usr:
 417         usr_entry uaccess=0
 418         kuser_cmpxchg_check
 419         mov     r2, sp
 420         dabt_helper
 421         b       ret_from_exception
 422  UNWIND(.fnend          )
 423 ENDPROC(__dabt_usr)
 424
 425         .align  5
 426 __irq_usr:
 427         usr_entry
 428         kuser_cmpxchg_check
 429         irq_handler
 430         get_thread_info tsk
 431         mov     why, #0
 432         b       ret_to_user_from_irq
 433  UNWIND(.fnend          )
 434 ENDPROC(__irq_usr)
 435
 436         .ltorg
 437
 438         .align  5
 439 __und_usr:
 440         usr_entry uaccess=0
 441
 442         mov     r2, r4
 443         mov     r3, r5
 444
 445         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 446         @      faulting instruction depending on Thumb mode.
 447         @ r3 = regs->ARM_cpsr
 448         @
 449         @ The emulation code returns using r9 if it has emulated the
 450         @ instruction, or the more conventional lr if we are to treat
 451         @ this as a real undefined instruction
 452         @
 453         badr    r9, ret_from_exception
 454
 455         @ IRQs must be enabled before attempting to read the instruction from
 456         @ user space since that could cause a page/translation fault if the
 457         @ page table was modified by another CPU.
 458         enable_irq
 459
 460         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 461         bne     __und_usr_thumb
 462         sub     r4, r2, #4                      @ ARM instr at LR - 4
 463 1:      ldrt    r0, [r4]
 464  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 465
 466         uaccess_disable ip
 467
 468         @ r0 = 32-bit ARM instruction which caused the exception
 469         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 470         @ r4 = PC value for the faulting instruction
 471         @ lr = 32-bit undefined instruction function
 472         badr    lr, __und_usr_fault_32
 473         b       call_fpe
 474
 475 __und_usr_thumb:
 476         @ Thumb instruction
 477         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 478 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 479 /*
 480  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 481  * can never be supported in a single kernel, this code is not applicable at
 482  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 483  * made about .arch directives.
 484  */
 485 #if __LINUX_ARM_ARCH__ < 7
 486 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 487 #define NEED_CPU_ARCHITECTURE
 488         ldr     r5, .LCcpu_architecture
 489         ldr     r5, [r5]
 490         cmp     r5, #CPU_ARCH_ARMv7
 491         blo     __und_usr_fault_16              @ 16bit undefined instruction
 492 /*
 493  * The following code won't get run unless the running CPU really is v7, so
 494  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 495  * override the assembler target arch with the minimum required instead:
 496  */
 497         .arch   armv6t2
 498 #endif
 499 2:      ldrht   r5, [r4]
 500 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 501         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 502         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 503 3:      ldrht   r0, [r2]
 504 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 505         uaccess_disable ip
 506         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 507         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 508         orr     r0, r0, r5, lsl #16
 509         badr    lr, __und_usr_fault_32
 510         @ r0 = the two 16-bit Thumb instructions which caused the exception
 511         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 512         @ r4 = PC value for the first 16-bit Thumb instruction
 513         @ lr = 32bit undefined instruction function
 514
 515 #if __LINUX_ARM_ARCH__ < 7
 516 /* If the target arch was overridden, change it back: */
 517 #ifdef CONFIG_CPU_32v6K
 518         .arch   armv6k
 519 #else
 520         .arch   armv6
 521 #endif
 522 #endif /* __LINUX_ARM_ARCH__ < 7 */
 523 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 524         b       __und_usr_fault_16
 525 #endif
 526  UNWIND(.fnend)
 527 ENDPROC(__und_usr)
 528
 529 /*
 530  * The out of line fixup for the ldrt instructions above.
 531  */
 532         .pushsection .text.fixup, "ax"
 533         .align  2
 534 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 535         ret     r9
 536         .popsection
 537         .pushsection __ex_table,"a"
 538         .long   1b, 4b
 539 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 540         .long   2b, 4b
 541         .long   3b, 4b
 542 #endif
 543         .popsection
 544
 545 /*
 546  * Check whether the instruction is a co-processor instruction.
 547  * If yes, we need to call the relevant co-processor handler.
 548  *
 549  * Note that we don't do a full check here for the co-processor
 550  * instructions; all instructions with bit 27 set are well
 551  * defined.  The only instructions that should fault are the
 552  * co-processor instructions.  However, we have to watch out
 553  * for the ARM6/ARM7 SWI bug.
 554  *
 555  * NEON is a special case that has to be handled here. Not all
 556  * NEON instructions are co-processor instructions, so we have
 557  * to make a special case of checking for them. Plus, there's
 558  * five groups of them, so we have a table of mask/opcode pairs
 559  * to check against, and if any match then we branch off into the
 560  * NEON handler code.
 561  *
 562  * Emulators may wish to make use of the following registers:
 563  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 564  *  r2  = PC value to resume execution after successful emulation
 565  *  r9  = normal "successful" return address
 566  *  r10 = this threads thread_info structure
 567  *  lr  = unrecognised instruction return address
 568  * IRQs enabled, FIQs enabled.
 569  */
 570         @
 571         @ Fall-through from Thumb-2 __und_usr
 572         @
 573 #ifdef CONFIG_NEON
 574         get_thread_info r10                     @ get current thread
 575         adr     r6, .LCneon_thumb_opcodes
 576         b       2f
 577 #endif
 578 call_fpe:
 579         get_thread_info r10                     @ get current thread
 580 #ifdef CONFIG_NEON
 581         adr     r6, .LCneon_arm_opcodes
 582 2:      ldr     r5, [r6], #4                    @ mask value
 583         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 584         cmp     r5, #0                          @ end mask?
 585         beq     1f
 586         and     r8, r0, r5
 587         cmp     r8, r7                          @ NEON instruction?
 588         bne     2b
 589         mov     r7, #1
 590         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 591         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 592         b       do_vfp                          @ let VFP handler handle this
 593 1:
 594 #endif
 595         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 596         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 597         reteq   lr
 598         and     r8, r0, #0x00000f00             @ mask out CP number
 599         mov     r7, #1
 600         add     r6, r10, r8, lsr #8             @ add used_cp[] array offset first
 601         strb    r7, [r6, #TI_USED_CP]           @ set appropriate used_cp[]
 602 #ifdef CONFIG_IWMMXT
 603         @ Test if we need to give access to iWMMXt coprocessors
 604         ldr     r5, [r10, #TI_FLAGS]
 605         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 606         movscs  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 607         bcs     iwmmxt_task_enable
 608 #endif
 609  ARM(   add     pc, pc, r8, lsr #6      )
 610  THUMB( lsr     r8, r8, #6              )
 611  THUMB( add     pc, r8                  )
 612         nop
 613
 614         ret.w   lr                              @ CP#0
 615         W(b)    do_fpe                          @ CP#1 (FPE)
 616         W(b)    do_fpe                          @ CP#2 (FPE)
 617         ret.w   lr                              @ CP#3
 618 #ifdef CONFIG_CRUNCH
 619         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 620         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 621         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 622 #else
 623         ret.w   lr                              @ CP#4
 624         ret.w   lr                              @ CP#5
 625         ret.w   lr                              @ CP#6
 626 #endif
 627         ret.w   lr                              @ CP#7
 628         ret.w   lr                              @ CP#8
 629         ret.w   lr                              @ CP#9
 630 #ifdef CONFIG_VFP
 631         W(b)    do_vfp                          @ CP#10 (VFP)
 632         W(b)    do_vfp                          @ CP#11 (VFP)
 633 #else
 634         ret.w   lr                              @ CP#10 (VFP)
 635         ret.w   lr                              @ CP#11 (VFP)
 636 #endif
 637         ret.w   lr                              @ CP#12
 638         ret.w   lr                              @ CP#13
 639         ret.w   lr                              @ CP#14 (Debug)
 640         ret.w   lr                              @ CP#15 (Control)
 641
 642 #ifdef NEED_CPU_ARCHITECTURE
 643         .align  2
 644 .LCcpu_architecture:
 645         .word   __cpu_architecture
 646 #endif
 647
 648 #ifdef CONFIG_NEON
 649         .align  6
 650
 651 .LCneon_arm_opcodes:
 652         .word   0xfe000000                      @ mask
 653         .word   0xf2000000                      @ opcode
 654
 655         .word   0xff100000                      @ mask
 656         .word   0xf4000000                      @ opcode
 657
 658         .word   0x00000000                      @ mask
 659         .word   0x00000000                      @ opcode
 660
 661 .LCneon_thumb_opcodes:
 662         .word   0xef000000                      @ mask
 663         .word   0xef000000                      @ opcode
 664
 665         .word   0xff100000                      @ mask
 666         .word   0xf9000000                      @ opcode
 667
 668         .word   0x00000000                      @ mask
 669         .word   0x00000000                      @ opcode
 670 #endif
 671
 672 do_fpe:
 673         ldr     r4, .LCfp
 674         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 675         ldr     pc, [r4]                        @ Call FP module USR entry point
 676
 677 /*
 678  * The FP module is called with these registers set:
 679  *  r0  = instruction
 680  *  r2  = PC+4
 681  *  r9  = normal "successful" return address
 682  *  r10 = FP workspace
 683  *  lr  = unrecognised FP instruction return address
 684  */
 685
 686         .pushsection .data
 687         .align  2
 688 ENTRY(fp_enter)
 689         .word   no_fp
 690         .popsection
 691
 692 ENTRY(no_fp)
 693         ret     lr
 694 ENDPROC(no_fp)
 695
 696 __und_usr_fault_32:
 697         mov     r1, #4
 698         b       1f
 699 __und_usr_fault_16_pan:
 700         uaccess_disable ip
 701 __und_usr_fault_16:
 702         mov     r1, #2
 703 1:      mov     r0, sp
 704         badr    lr, ret_from_exception
 705         b       __und_fault
 706 ENDPROC(__und_usr_fault_32)
 707 ENDPROC(__und_usr_fault_16)
 708
 709         .align  5
 710 __pabt_usr:
 711         usr_entry
 712         mov     r2, sp                          @ regs
 713         pabt_helper
 714  UNWIND(.fnend          )
 715         /* fall through */
 716 /*
 717  * This is the return code to user mode for abort handlers
 718  */
 719 ENTRY(ret_from_exception)
 720  UNWIND(.fnstart        )
 721  UNWIND(.cantunwind     )
 722         get_thread_info tsk
 723         mov     why, #0
 724         b       ret_to_user
 725  UNWIND(.fnend          )
 726 ENDPROC(__pabt_usr)
 727 ENDPROC(ret_from_exception)
 728
 729         .align  5
 730 __fiq_usr:
 731         usr_entry trace=0
 732         kuser_cmpxchg_check
 733         mov     r0, sp                          @ struct pt_regs *regs
 734         bl      handle_fiq_as_nmi
 735         get_thread_info tsk
 736         restore_user_regs fast = 0, offset = 0
 737  UNWIND(.fnend          )
 738 ENDPROC(__fiq_usr)
 739
 740 /*
 741  * Register switch for ARMv3 and ARMv4 processors
 742  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 743  * previous and next are guaranteed not to be the same.
 744  */
 745 ENTRY(__switch_to)
 746  UNWIND(.fnstart        )
 747  UNWIND(.cantunwind     )
 748         add     ip, r1, #TI_CPU_SAVE
 749  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 750  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 751  THUMB( str     sp, [ip], #4               )
 752  THUMB( str     lr, [ip], #4               )
 753         ldr     r4, [r2, #TI_TP_VALUE]
 754         ldr     r5, [r2, #TI_TP_VALUE + 4]
 755 #ifdef CONFIG_CPU_USE_DOMAINS
 756         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 757         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 758         ldr     r6, [r2, #TI_CPU_DOMAIN]
 759 #endif
 760         switch_tls r1, r4, r5, r3, r7
 761 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP)
 762         ldr     r7, [r2, #TI_TASK]
 763         ldr     r8, =__stack_chk_guard
 764         .if (TSK_STACK_CANARY > IMM12_MASK)
 765         add     r7, r7, #TSK_STACK_CANARY & ~IMM12_MASK
 766         .endif
 767         ldr     r7, [r7, #TSK_STACK_CANARY & IMM12_MASK]
 768 #endif
 769 #ifdef CONFIG_CPU_USE_DOMAINS
 770         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 771 #endif
 772         mov     r5, r0
 773         add     r4, r2, #TI_CPU_SAVE
 774         ldr     r0, =thread_notify_head
 775         mov     r1, #THREAD_NOTIFY_SWITCH
 776         bl      atomic_notifier_call_chain
 777 #if defined(CONFIG_STACKPROTECTOR) && !defined(CONFIG_SMP)
 778         str     r7, [r8]
 779 #endif
 780  THUMB( mov     ip, r4                     )
 781         mov     r0, r5
 782  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 783  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 784  THUMB( ldr     sp, [ip], #4               )
 785  THUMB( ldr     pc, [ip]                   )
 786  UNWIND(.fnend          )
 787 ENDPROC(__switch_to)
 788
 789         __INIT
 790
 791 /*
 792  * User helpers.
 793  *
 794  * Each segment is 32-byte aligned and will be moved to the top of the high
 795  * vector page.  New segments (if ever needed) must be added in front of
 796  * existing ones.  This mechanism should be used only for things that are
 797  * really small and justified, and not be abused freely.
 798  *
 799  * See Documentation/arm/kernel_user_helpers.rst for formal definitions.
 800  */
 801  THUMB( .arm    )
 802
 803         .macro  usr_ret, reg
 804 #ifdef CONFIG_ARM_THUMB
 805         bx      \reg
 806 #else
 807         ret     \reg
 808 #endif
 809         .endm
 810
 811         .macro  kuser_pad, sym, size
 812         .if     (. - \sym) & 3
 813         .rept   4 - (. - \sym) & 3
 814         .byte   0
 815         .endr
 816         .endif
 817         .rept   (\size - (. - \sym)) / 4
 818         .word   0xe7fddef1
 819         .endr
 820         .endm
 821
 822 #ifdef CONFIG_KUSER_HELPERS
 823         .align  5
 824         .globl  __kuser_helper_start
 825 __kuser_helper_start:
 826
 827 /*
 828  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 829  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 830  */
 831
 832 __kuser_cmpxchg64:                              @ 0xffff0f60
 833
 834 #if defined(CONFIG_CPU_32v6K)
 835
 836         stmfd   sp!, {r4, r5, r6, r7}
 837         ldrd    r4, r5, [r0]                    @ load old val
 838         ldrd    r6, r7, [r1]                    @ load new val
 839         smp_dmb arm
 840 1:      ldrexd  r0, r1, [r2]                    @ load current val
 841         eors    r3, r0, r4                      @ compare with oldval (1)
 842         eorseq  r3, r1, r5                      @ compare with oldval (2)
 843         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 844         teqeq   r3, #1                          @ success?
 845         beq     1b                              @ if no then retry
 846         smp_dmb arm
 847         rsbs    r0, r3, #0                      @ set returned val and C flag
 848         ldmfd   sp!, {r4, r5, r6, r7}
 849         usr_ret lr
 850
 851 #elif !defined(CONFIG_SMP)
 852
 853 #ifdef CONFIG_MMU
 854
 855         /*
 856          * The only thing that can break atomicity in this cmpxchg64
 857          * implementation is either an IRQ or a data abort exception
 858          * causing another process/thread to be scheduled in the middle of
 859          * the critical sequence.  The same strategy as for cmpxchg is used.
 860          */
 861         stmfd   sp!, {r4, r5, r6, lr}
 862         ldmia   r0, {r4, r5}                    @ load old val
 863         ldmia   r1, {r6, lr}                    @ load new val
 864 1:      ldmia   r2, {r0, r1}                    @ load current val
 865         eors    r3, r0, r4                      @ compare with oldval (1)
 866         eorseq  r3, r1, r5                      @ compare with oldval (2)
 867 2:      stmiaeq r2, {r6, lr}                    @ store newval if eq
 868         rsbs    r0, r3, #0                      @ set return val and C flag
 869         ldmfd   sp!, {r4, r5, r6, pc}
 870
 871         .text
 872 kuser_cmpxchg64_fixup:
 873         @ Called from kuser_cmpxchg_fixup.
 874         @ r4 = address of interrupted insn (must be preserved).
 875         @ sp = saved regs. r7 and r8 are clobbered.
 876         @ 1b = first critical insn, 2b = last critical insn.
 877         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 878         mov     r7, #0xffff0fff
 879         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 880         subs    r8, r4, r7
 881         rsbscs  r8, r8, #(2b - 1b)
 882         strcs   r7, [sp, #S_PC]
 883 #if __LINUX_ARM_ARCH__ < 6
 884         bcc     kuser_cmpxchg32_fixup
 885 #endif
 886         ret     lr
 887         .previous
 888
 889 #else
 890 #warning "NPTL on non MMU needs fixing"
 891         mov     r0, #-1
 892         adds    r0, r0, #0
 893         usr_ret lr
 894 #endif
 895
 896 #else
 897 #error "incoherent kernel configuration"
 898 #endif
 899
 900         kuser_pad __kuser_cmpxchg64, 64
 901
 902 __kuser_memory_barrier:                         @ 0xffff0fa0
 903         smp_dmb arm
 904         usr_ret lr
 905
 906         kuser_pad __kuser_memory_barrier, 32
 907
 908 __kuser_cmpxchg:                                @ 0xffff0fc0
 909
 910 #if __LINUX_ARM_ARCH__ < 6
 911
 912 #ifdef CONFIG_MMU
 913
 914         /*
 915          * The only thing that can break atomicity in this cmpxchg
 916          * implementation is either an IRQ or a data abort exception
 917          * causing another process/thread to be scheduled in the middle
 918          * of the critical sequence.  To prevent this, code is added to
 919          * the IRQ and data abort exception handlers to set the pc back
 920          * to the beginning of the critical section if it is found to be
 921          * within that critical section (see kuser_cmpxchg_fixup).
 922          */
 923 1:      ldr     r3, [r2]                        @ load current val
 924         subs    r3, r3, r0                      @ compare with oldval
 925 2:      streq   r1, [r2]                        @ store newval if eq
 926         rsbs    r0, r3, #0                      @ set return val and C flag
 927         usr_ret lr
 928
 929         .text
 930 kuser_cmpxchg32_fixup:
 931         @ Called from kuser_cmpxchg_check macro.
 932         @ r4 = address of interrupted insn (must be preserved).
 933         @ sp = saved regs. r7 and r8 are clobbered.
 934         @ 1b = first critical insn, 2b = last critical insn.
 935         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 936         mov     r7, #0xffff0fff
 937         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 938         subs    r8, r4, r7
 939         rsbscs  r8, r8, #(2b - 1b)
 940         strcs   r7, [sp, #S_PC]
 941         ret     lr
 942         .previous
 943
 944 #else
 945 #warning "NPTL on non MMU needs fixing"
 946         mov     r0, #-1
 947         adds    r0, r0, #0
 948         usr_ret lr
 949 #endif
 950
 951 #else
 952
 953         smp_dmb arm
 954 1:      ldrex   r3, [r2]
 955         subs    r3, r3, r0
 956         strexeq r3, r1, [r2]
 957         teqeq   r3, #1
 958         beq     1b
 959         rsbs    r0, r3, #0
 960         /* beware -- each __kuser slot must be 8 instructions max */
 961         ALT_SMP(b       __kuser_memory_barrier)
 962         ALT_UP(usr_ret  lr)
 963
 964 #endif
 965
 966         kuser_pad __kuser_cmpxchg, 32
 967
 968 __kuser_get_tls:                                @ 0xffff0fe0
 969         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 970         usr_ret lr
 971         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 972         kuser_pad __kuser_get_tls, 16
 973         .rep    3
 974         .word   0                       @ 0xffff0ff0 software TLS value, then
 975         .endr                           @ pad up to __kuser_helper_version
 976
 977 __kuser_helper_version:                         @ 0xffff0ffc
 978         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 979
 980         .globl  __kuser_helper_end
 981 __kuser_helper_end:
 982
 983 #endif
 984
 985  THUMB( .thumb  )
 986
 987 /*
 988  * Vector stubs.
 989  *
 990  * This code is copied to 0xffff1000 so we can use branches in the
 991  * vectors, rather than ldr's.  Note that this code must not exceed
 992  * a page size.
 993  *
 994  * Common stub entry macro:
 995  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 996  *
 997  * SP points to a minimal amount of processor-private memory, the address
 998  * of which is copied into r0 for the mode specific abort handler.
 999  */
1000         .macro  vector_stub, name, mode, correction=0
1001         .align  5
1002
1003 vector_\name:
1004         .if \correction
1005         sub     lr, lr, #\correction
1006         .endif
1007
1008         @ Save r0, lr_<exception> (parent PC)
1009         stmia   sp, {r0, lr}            @ save r0, lr
1010
1011         @ Save spsr_<exception> (parent CPSR)
1012 2:      mrs     lr, spsr
1013         str     lr, [sp, #8]            @ save spsr
1014
1015         @
1016         @ Prepare for SVC32 mode.  IRQs remain disabled.
1017         @
1018         mrs     r0, cpsr
1019         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1020         msr     spsr_cxsf, r0
1021
1022         @
1023         @ the branch table must immediately follow this code
1024         @
1025         and     lr, lr, #0x0f
1026  THUMB( adr     r0, 1f                  )
1027  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1028         mov     r0, sp
1029  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1030         movs    pc, lr                  @ branch to handler in SVC mode
1031 ENDPROC(vector_\name)
1032
1033 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1034         .subsection 1
1035         .align 5
1036 vector_bhb_loop8_\name:
1037         .if \correction
1038         sub     lr, lr, #\correction
1039         .endif
1040
1041         @ Save r0, lr_<exception> (parent PC)
1042         stmia   sp, {r0, lr}
1043
1044         @ bhb workaround
1045         mov     r0, #8
1046 3:      W(b)    . + 4
1047         subs    r0, r0, #1
1048         bne     3b
1049         dsb
1050         isb
1051         b       2b
1052 ENDPROC(vector_bhb_loop8_\name)
1053
1054 vector_bhb_bpiall_\name:
1055         .if \correction
1056         sub     lr, lr, #\correction
1057         .endif
1058
1059         @ Save r0, lr_<exception> (parent PC)
1060         stmia   sp, {r0, lr}
1061
1062         @ bhb workaround
1063         mcr     p15, 0, r0, c7, c5, 6   @ BPIALL
1064         @ isb not needed due to "movs pc, lr" in the vector stub
1065         @ which gives a "context synchronisation".
1066         b       2b
1067 ENDPROC(vector_bhb_bpiall_\name)
1068         .previous
1069 #endif
1070
1071         .align  2
1072         @ handler addresses follow this label
1073 1:
1074         .endm
1075
1076         .section .stubs, "ax", %progbits
1077         @ This must be the first word
1078         .word   vector_swi
1079 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1080         .word   vector_bhb_loop8_swi
1081         .word   vector_bhb_bpiall_swi
1082 #endif
1083
1084 vector_rst:
1085  ARM(   swi     SYS_ERROR0      )
1086  THUMB( svc     #0              )
1087  THUMB( nop                     )
1088         b       vector_und
1089
1090 /*
1091  * Interrupt dispatcher
1092  */
1093         vector_stub     irq, IRQ_MODE, 4
1094
1095         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1096         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1097         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1098         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1099         .long   __irq_invalid                   @  4
1100         .long   __irq_invalid                   @  5
1101         .long   __irq_invalid                   @  6
1102         .long   __irq_invalid                   @  7
1103         .long   __irq_invalid                   @  8
1104         .long   __irq_invalid                   @  9
1105         .long   __irq_invalid                   @  a
1106         .long   __irq_invalid                   @  b
1107         .long   __irq_invalid                   @  c
1108         .long   __irq_invalid                   @  d
1109         .long   __irq_invalid                   @  e
1110         .long   __irq_invalid                   @  f
1111
1112 /*
1113  * Data abort dispatcher
1114  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1115  */
1116         vector_stub     dabt, ABT_MODE, 8
1117
1118         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1119         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1120         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1121         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1122         .long   __dabt_invalid                  @  4
1123         .long   __dabt_invalid                  @  5
1124         .long   __dabt_invalid                  @  6
1125         .long   __dabt_invalid                  @  7
1126         .long   __dabt_invalid                  @  8
1127         .long   __dabt_invalid                  @  9
1128         .long   __dabt_invalid                  @  a
1129         .long   __dabt_invalid                  @  b
1130         .long   __dabt_invalid                  @  c
1131         .long   __dabt_invalid                  @  d
1132         .long   __dabt_invalid                  @  e
1133         .long   __dabt_invalid                  @  f
1134
1135 /*
1136  * Prefetch abort dispatcher
1137  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1138  */
1139         vector_stub     pabt, ABT_MODE, 4
1140
1141         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1142         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1143         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1144         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1145         .long   __pabt_invalid                  @  4
1146         .long   __pabt_invalid                  @  5
1147         .long   __pabt_invalid                  @  6
1148         .long   __pabt_invalid                  @  7
1149         .long   __pabt_invalid                  @  8
1150         .long   __pabt_invalid                  @  9
1151         .long   __pabt_invalid                  @  a
1152         .long   __pabt_invalid                  @  b
1153         .long   __pabt_invalid                  @  c
1154         .long   __pabt_invalid                  @  d
1155         .long   __pabt_invalid                  @  e
1156         .long   __pabt_invalid                  @  f
1157
1158 /*
1159  * Undef instr entry dispatcher
1160  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1161  */
1162         vector_stub     und, UND_MODE
1163
1164         .long   __und_usr                       @  0 (USR_26 / USR_32)
1165         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1166         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1167         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1168         .long   __und_invalid                   @  4
1169         .long   __und_invalid                   @  5
1170         .long   __und_invalid                   @  6
1171         .long   __und_invalid                   @  7
1172         .long   __und_invalid                   @  8
1173         .long   __und_invalid                   @  9
1174         .long   __und_invalid                   @  a
1175         .long   __und_invalid                   @  b
1176         .long   __und_invalid                   @  c
1177         .long   __und_invalid                   @  d
1178         .long   __und_invalid                   @  e
1179         .long   __und_invalid                   @  f
1180
1181         .align  5
1182
1183 /*=============================================================================
1184  * Address exception handler
1185  *-----------------------------------------------------------------------------
1186  * These aren't too critical.
1187  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1188  */
1189
1190 vector_addrexcptn:
1191         b       vector_addrexcptn
1192
1193 /*=============================================================================
1194  * FIQ "NMI" handler
1195  *-----------------------------------------------------------------------------
1196  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1197  * systems. This must be the last vector stub, so lets place it in its own
1198  * subsection.
1199  */
1200         .subsection 2
1201         vector_stub     fiq, FIQ_MODE, 4
1202
1203         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1204         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1205         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1206         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1207         .long   __fiq_svc                       @  4
1208         .long   __fiq_svc                       @  5
1209         .long   __fiq_svc                       @  6
1210         .long   __fiq_abt                       @  7
1211         .long   __fiq_svc                       @  8
1212         .long   __fiq_svc                       @  9
1213         .long   __fiq_svc                       @  a
1214         .long   __fiq_svc                       @  b
1215         .long   __fiq_svc                       @  c
1216         .long   __fiq_svc                       @  d
1217         .long   __fiq_svc                       @  e
1218         .long   __fiq_svc                       @  f
1219
1220         .globl  vector_fiq
1221
1222         .section .vectors, "ax", %progbits
1223 .L__vectors_start:
1224         W(b)    vector_rst
1225         W(b)    vector_und
1226         W(ldr)  pc, .L__vectors_start + 0x1000
1227         W(b)    vector_pabt
1228         W(b)    vector_dabt
1229         W(b)    vector_addrexcptn
1230         W(b)    vector_irq
1231         W(b)    vector_fiq
1232
1233 #ifdef CONFIG_HARDEN_BRANCH_HISTORY
1234         .section .vectors.bhb.loop8, "ax", %progbits
1235 .L__vectors_bhb_loop8_start:
1236         W(b)    vector_rst
1237         W(b)    vector_bhb_loop8_und
1238         W(ldr)  pc, .L__vectors_bhb_loop8_start + 0x1004
1239         W(b)    vector_bhb_loop8_pabt
1240         W(b)    vector_bhb_loop8_dabt
1241         W(b)    vector_addrexcptn
1242         W(b)    vector_bhb_loop8_irq
1243         W(b)    vector_bhb_loop8_fiq
1244
1245         .section .vectors.bhb.bpiall, "ax", %progbits
1246 .L__vectors_bhb_bpiall_start:
1247         W(b)    vector_rst
1248         W(b)    vector_bhb_bpiall_und
1249         W(ldr)  pc, .L__vectors_bhb_bpiall_start + 0x1008
1250         W(b)    vector_bhb_bpiall_pabt
1251         W(b)    vector_bhb_bpiall_dabt
1252         W(b)    vector_addrexcptn
1253         W(b)    vector_bhb_bpiall_irq
1254         W(b)    vector_bhb_bpiall_fiq
1255 #endif
1256
1257         .data
1258         .align  2
1259
1260         .globl  cr_alignment
1261 cr_alignment:
1262         .space  4