arch/arm/boot/compressed/head.S

   1 /*
   2  *  linux/arch/arm/boot/compressed/head.S
   3  *
   4  *  Copyright (C) 1996-2002 Russell King
   5  *  Copyright (C) 2004 Hyok S. Choi (MPU support)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11 #include <linux/linkage.h>
  12 #include <asm/assembler.h>
  13 #include <asm/v7m.h>
  14
  15 #include "efi-header.S"
  16
  17  AR_CLASS(      .arch   armv7-a )
  18  M_CLASS(       .arch   armv7-m )
  19
  20 /*
  21  * Debugging stuff
  22  *
  23  * Note that these macros must not contain any code which is not
  24  * 100% relocatable.  Any attempt to do so will result in a crash.
  25  * Please select one of the following when turning on debugging.
  26  */
  27 #ifdef DEBUG
  28
  29 #if defined(CONFIG_DEBUG_ICEDCC)
  30
  31 #if defined(CONFIG_CPU_V6) || defined(CONFIG_CPU_V6K) || defined(CONFIG_CPU_V7)
  32                 .macro  loadsp, rb, tmp1, tmp2
  33                 .endm
  34                 .macro  writeb, ch, rb
  35                 mcr     p14, 0, \ch, c0, c5, 0
  36                 .endm
  37 #elif defined(CONFIG_CPU_XSCALE)
  38                 .macro  loadsp, rb, tmp1, tmp2
  39                 .endm
  40                 .macro  writeb, ch, rb
  41                 mcr     p14, 0, \ch, c8, c0, 0
  42                 .endm
  43 #else
  44                 .macro  loadsp, rb, tmp1, tmp2
  45                 .endm
  46                 .macro  writeb, ch, rb
  47                 mcr     p14, 0, \ch, c1, c0, 0
  48                 .endm
  49 #endif
  50
  51 #else
  52
  53 #include CONFIG_DEBUG_LL_INCLUDE
  54
  55                 .macro  writeb, ch, rb
  56                 senduart \ch, \rb
  57                 .endm
  58
  59 #if defined(CONFIG_ARCH_SA1100)
  60                 .macro  loadsp, rb, tmp1, tmp2
  61                 mov     \rb, #0x80000000        @ physical base address
  62 #ifdef CONFIG_DEBUG_LL_SER3
  63                 add     \rb, \rb, #0x00050000   @ Ser3
  64 #else
  65                 add     \rb, \rb, #0x00010000   @ Ser1
  66 #endif
  67                 .endm
  68 #else
  69                 .macro  loadsp, rb, tmp1, tmp2
  70                 addruart \rb, \tmp1, \tmp2
  71                 .endm
  72 #endif
  73 #endif
  74 #endif
  75
  76                 .macro  kputc,val
  77                 mov     r0, \val
  78                 bl      putc
  79                 .endm
  80
  81                 .macro  kphex,val,len
  82                 mov     r0, \val
  83                 mov     r1, #\len
  84                 bl      phex
  85                 .endm
  86
  87                 .macro  debug_reloc_start
  88 #ifdef DEBUG
  89                 kputc   #'\n'
  90                 kphex   r6, 8           /* processor id */
  91                 kputc   #':'
  92                 kphex   r7, 8           /* architecture id */
  93 #ifdef CONFIG_CPU_CP15
  94                 kputc   #':'
  95                 mrc     p15, 0, r0, c1, c0
  96                 kphex   r0, 8           /* control reg */
  97 #endif
  98                 kputc   #'\n'
  99                 kphex   r5, 8           /* decompressed kernel start */
 100                 kputc   #'-'
 101                 kphex   r9, 8           /* decompressed kernel end  */
 102                 kputc   #'>'
 103                 kphex   r4, 8           /* kernel execution address */
 104                 kputc   #'\n'
 105 #endif
 106                 .endm
 107
 108                 .macro  debug_reloc_end
 109 #ifdef DEBUG
 110                 kphex   r5, 8           /* end of kernel */
 111                 kputc   #'\n'
 112                 mov     r0, r4
 113                 bl      memdump         /* dump 256 bytes at start of kernel */
 114 #endif
 115                 .endm
 116
 117                 .section ".start", #alloc, #execinstr
 118 /*
 119  * sort out different calling conventions
 120  */
 121                 .align
 122                 /*
 123                  * Always enter in ARM state for CPUs that support the ARM ISA.
 124                  * As of today (2014) that's exactly the members of the A and R
 125                  * classes.
 126                  */
 127  AR_CLASS(      .arm    )
 128 start:
 129                 .type   start,#function
 130                 .rept   7
 131                 __nop
 132                 .endr
 133 #ifndef CONFIG_THUMB2_KERNEL
 134                 mov     r0, r0
 135 #else
 136  AR_CLASS(      sub     pc, pc, #3      )       @ A/R: switch to Thumb2 mode
 137   M_CLASS(      nop.w                   )       @ M: already in Thumb2 mode
 138                 .thumb
 139 #endif
 140                 W(b)    1f
 141
 142                 .word   _magic_sig      @ Magic numbers to help the loader
 143                 .word   _magic_start    @ absolute load/run zImage address
 144                 .word   _magic_end      @ zImage end address
 145                 .word   0x04030201      @ endianness flag
 146
 147                 __EFI_HEADER
 148 1:
 149  ARM_BE8(       setend  be              )       @ go BE8 if compiled for BE8
 150  AR_CLASS(      mrs     r9, cpsr        )
 151 #ifdef CONFIG_ARM_VIRT_EXT
 152                 bl      __hyp_stub_install      @ get into SVC mode, reversibly
 153 #endif
 154                 mov     r7, r1                  @ save architecture ID
 155                 mov     r8, r2                  @ save atags pointer
 156
 157 #ifndef CONFIG_CPU_V7M
 158                 /*
 159                  * Booting from Angel - need to enter SVC mode and disable
 160                  * FIQs/IRQs (numeric definitions from angel arm.h source).
 161                  * We only do this if we were in user mode on entry.
 162                  */
 163                 mrs     r2, cpsr                @ get current mode
 164                 tst     r2, #3                  @ not user?
 165                 bne     not_angel
 166                 mov     r0, #0x17               @ angel_SWIreason_EnterSVC
 167  ARM(           swi     0x123456        )       @ angel_SWI_ARM
 168  THUMB(         svc     0xab            )       @ angel_SWI_THUMB
 169 not_angel:
 170                 safe_svcmode_maskall r0
 171                 msr     spsr_cxsf, r9           @ Save the CPU boot mode in
 172                                                 @ SPSR
 173 #endif
 174                 /*
 175                  * Note that some cache flushing and other stuff may
 176                  * be needed here - is there an Angel SWI call for this?
 177                  */
 178
 179                 /*
 180                  * some architecture specific code can be inserted
 181                  * by the linker here, but it should preserve r7, r8, and r9.
 182                  */
 183
 184                 .text
 185
 186 #ifdef CONFIG_AUTO_ZRELADDR
 187                 /*
 188                  * Find the start of physical memory.  As we are executing
 189                  * without the MMU on, we are in the physical address space.
 190                  * We just need to get rid of any offset by aligning the
 191                  * address.
 192                  *
 193                  * This alignment is a balance between the requirements of
 194                  * different platforms - we have chosen 128MB to allow
 195                  * platforms which align the start of their physical memory
 196                  * to 128MB to use this feature, while allowing the zImage
 197                  * to be placed within the first 128MB of memory on other
 198                  * platforms.  Increasing the alignment means we place
 199                  * stricter alignment requirements on the start of physical
 200                  * memory, but relaxing it means that we break people who
 201                  * are already placing their zImage in (eg) the top 64MB
 202                  * of this range.
 203                  */
 204                 mov     r4, pc
 205                 and     r4, r4, #0xf8000000
 206                 /* Determine final kernel image address. */
 207                 add     r4, r4, #TEXT_OFFSET
 208 #else
 209                 ldr     r4, =zreladdr
 210 #endif
 211
 212                 /*
 213                  * Set up a page table only if it won't overwrite ourself.
 214                  * That means r4 < pc || r4 - 16k page directory > &_end.
 215                  * Given that r4 > &_end is most unfrequent, we add a rough
 216                  * additional 1MB of room for a possible appended DTB.
 217                  */
 218                 mov     r0, pc
 219                 cmp     r0, r4
 220                 ldrcc   r0, LC0+32
 221                 addcc   r0, r0, pc
 222                 cmpcc   r4, r0
 223                 orrcc   r4, r4, #1              @ remember we skipped cache_on
 224                 blcs    cache_on
 225
 226 restart:        adr     r0, LC0
 227                 ldmia   r0, {r1, r2, r3, r6, r10, r11, r12}
 228                 ldr     sp, [r0, #28]
 229
 230                 /*
 231                  * We might be running at a different address.  We need
 232                  * to fix up various pointers.
 233                  */
 234                 sub     r0, r0, r1              @ calculate the delta offset
 235                 add     r6, r6, r0              @ _edata
 236                 add     r10, r10, r0            @ inflated kernel size location
 237
 238                 /*
 239                  * The kernel build system appends the size of the
 240                  * decompressed kernel at the end of the compressed data
 241                  * in little-endian form.
 242                  */
 243                 ldrb    r9, [r10, #0]
 244                 ldrb    lr, [r10, #1]
 245                 orr     r9, r9, lr, lsl #8
 246                 ldrb    lr, [r10, #2]
 247                 ldrb    r10, [r10, #3]
 248                 orr     r9, r9, lr, lsl #16
 249                 orr     r9, r9, r10, lsl #24
 250
 251 #ifndef CONFIG_ZBOOT_ROM
 252                 /* malloc space is above the relocated stack (64k max) */
 253                 add     sp, sp, r0
 254                 add     r10, sp, #0x10000
 255 #else
 256                 /*
 257                  * With ZBOOT_ROM the bss/stack is non relocatable,
 258                  * but someone could still run this code from RAM,
 259                  * in which case our reference is _edata.
 260                  */
 261                 mov     r10, r6
 262 #endif
 263
 264                 mov     r5, #0                  @ init dtb size to 0
 265 #ifdef CONFIG_ARM_APPENDED_DTB
 266 /*
 267  *   r0  = delta
 268  *   r2  = BSS start
 269  *   r3  = BSS end
 270  *   r4  = final kernel address (possibly with LSB set)
 271  *   r5  = appended dtb size (still unknown)
 272  *   r6  = _edata
 273  *   r7  = architecture ID
 274  *   r8  = atags/device tree pointer
 275  *   r9  = size of decompressed image
 276  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 277  *   r11 = GOT start
 278  *   r12 = GOT end
 279  *   sp  = stack pointer
 280  *
 281  * if there are device trees (dtb) appended to zImage, advance r10 so that the
 282  * dtb data will get relocated along with the kernel if necessary.
 283  */
 284
 285                 ldr     lr, [r6, #0]
 286 #ifndef __ARMEB__
 287                 ldr     r1, =0xedfe0dd0         @ sig is 0xd00dfeed big endian
 288 #else
 289                 ldr     r1, =0xd00dfeed
 290 #endif
 291                 cmp     lr, r1
 292                 bne     dtb_check_done          @ not found
 293
 294 #ifdef CONFIG_ARM_ATAG_DTB_COMPAT
 295                 /*
 296                  * OK... Let's do some funky business here.
 297                  * If we do have a DTB appended to zImage, and we do have
 298                  * an ATAG list around, we want the later to be translated
 299                  * and folded into the former here. No GOT fixup has occurred
 300                  * yet, but none of the code we're about to call uses any
 301                  * global variable.
 302                 */
 303
 304                 /* Get the initial DTB size */
 305                 ldr     r5, [r6, #4]
 306 #ifndef __ARMEB__
 307                 /* convert to little endian */
 308                 eor     r1, r5, r5, ror #16
 309                 bic     r1, r1, #0x00ff0000
 310                 mov     r5, r5, ror #8
 311                 eor     r5, r5, r1, lsr #8
 312 #endif
 313                 /* 50% DTB growth should be good enough */
 314                 add     r5, r5, r5, lsr #1
 315                 /* preserve 64-bit alignment */
 316                 add     r5, r5, #7
 317                 bic     r5, r5, #7
 318                 /* clamp to 32KB min and 1MB max */
 319                 cmp     r5, #(1 << 15)
 320                 movlo   r5, #(1 << 15)
 321                 cmp     r5, #(1 << 20)
 322                 movhi   r5, #(1 << 20)
 323                 /* temporarily relocate the stack past the DTB work space */
 324                 add     sp, sp, r5
 325
 326                 stmfd   sp!, {r0-r3, ip, lr}
 327                 mov     r0, r8
 328                 mov     r1, r6
 329                 mov     r2, r5
 330                 bl      atags_to_fdt
 331
 332                 /*
 333                  * If returned value is 1, there is no ATAG at the location
 334                  * pointed by r8.  Try the typical 0x100 offset from start
 335                  * of RAM and hope for the best.
 336                  */
 337                 cmp     r0, #1
 338                 sub     r0, r4, #TEXT_OFFSET
 339                 bic     r0, r0, #1
 340                 add     r0, r0, #0x100
 341                 mov     r1, r6
 342                 mov     r2, r5
 343                 bleq    atags_to_fdt
 344
 345                 ldmfd   sp!, {r0-r3, ip, lr}
 346                 sub     sp, sp, r5
 347 #endif
 348
 349                 mov     r8, r6                  @ use the appended device tree
 350
 351                 /*
 352                  * Make sure that the DTB doesn't end up in the final
 353                  * kernel's .bss area. To do so, we adjust the decompressed
 354                  * kernel size to compensate if that .bss size is larger
 355                  * than the relocated code.
 356                  */
 357                 ldr     r5, =_kernel_bss_size
 358                 adr     r1, wont_overwrite
 359                 sub     r1, r6, r1
 360                 subs    r1, r5, r1
 361                 addhi   r9, r9, r1
 362
 363                 /* Get the current DTB size */
 364                 ldr     r5, [r6, #4]
 365 #ifndef __ARMEB__
 366                 /* convert r5 (dtb size) to little endian */
 367                 eor     r1, r5, r5, ror #16
 368                 bic     r1, r1, #0x00ff0000
 369                 mov     r5, r5, ror #8
 370                 eor     r5, r5, r1, lsr #8
 371 #endif
 372
 373                 /* preserve 64-bit alignment */
 374                 add     r5, r5, #7
 375                 bic     r5, r5, #7
 376
 377                 /* relocate some pointers past the appended dtb */
 378                 add     r6, r6, r5
 379                 add     r10, r10, r5
 380                 add     sp, sp, r5
 381 dtb_check_done:
 382 #endif
 383
 384 /*
 385  * Check to see if we will overwrite ourselves.
 386  *   r4  = final kernel address (possibly with LSB set)
 387  *   r9  = size of decompressed image
 388  *   r10 = end of this image, including  bss/stack/malloc space if non XIP
 389  * We basically want:
 390  *   r4 - 16k page directory >= r10 -> OK
 391  *   r4 + image length <= address of wont_overwrite -> OK
 392  * Note: the possible LSB in r4 is harmless here.
 393  */
 394                 add     r10, r10, #16384
 395                 cmp     r4, r10
 396                 bhs     wont_overwrite
 397                 add     r10, r4, r9
 398                 adr     r9, wont_overwrite
 399                 cmp     r10, r9
 400                 bls     wont_overwrite
 401
 402 /*
 403  * Relocate ourselves past the end of the decompressed kernel.
 404  *   r6  = _edata
 405  *   r10 = end of the decompressed kernel
 406  * Because we always copy ahead, we need to do it from the end and go
 407  * backward in case the source and destination overlap.
 408  */
 409                 /*
 410                  * Bump to the next 256-byte boundary with the size of
 411                  * the relocation code added. This avoids overwriting
 412                  * ourself when the offset is small.
 413                  */
 414                 add     r10, r10, #((reloc_code_end - restart + 256) & ~255)
 415                 bic     r10, r10, #255
 416
 417                 /* Get start of code we want to copy and align it down. */
 418                 adr     r5, restart
 419                 bic     r5, r5, #31
 420
 421 /* Relocate the hyp vector base if necessary */
 422 #ifdef CONFIG_ARM_VIRT_EXT
 423                 mrs     r0, spsr
 424                 and     r0, r0, #MODE_MASK
 425                 cmp     r0, #HYP_MODE
 426                 bne     1f
 427
 428                 /*
 429                  * Compute the address of the hyp vectors after relocation.
 430                  * This requires some arithmetic since we cannot directly
 431                  * reference __hyp_stub_vectors in a PC-relative way.
 432                  * Call __hyp_set_vectors with the new address so that we
 433                  * can HVC again after the copy.
 434                  */
 435 0:              adr     r0, 0b
 436                 movw    r1, #:lower16:__hyp_stub_vectors - 0b
 437                 movt    r1, #:upper16:__hyp_stub_vectors - 0b
 438                 add     r0, r0, r1
 439                 sub     r0, r0, r5
 440                 add     r0, r0, r10
 441                 bl      __hyp_set_vectors
 442 1:
 443 #endif
 444
 445                 sub     r9, r6, r5              @ size to copy
 446                 add     r9, r9, #31             @ rounded up to a multiple
 447                 bic     r9, r9, #31             @ ... of 32 bytes
 448                 add     r6, r9, r5
 449                 add     r9, r9, r10
 450
 451 1:              ldmdb   r6!, {r0 - r3, r10 - r12, lr}
 452                 cmp     r6, r5
 453                 stmdb   r9!, {r0 - r3, r10 - r12, lr}
 454                 bhi     1b
 455
 456                 /* Preserve offset to relocated code. */
 457                 sub     r6, r9, r6
 458
 459 #ifndef CONFIG_ZBOOT_ROM
 460                 /* cache_clean_flush may use the stack, so relocate it */
 461                 add     sp, sp, r6
 462 #endif
 463
 464                 bl      cache_clean_flush
 465
 466                 badr    r0, restart
 467                 add     r0, r0, r6
 468                 mov     pc, r0
 469
 470 wont_overwrite:
 471 /*
 472  * If delta is zero, we are running at the address we were linked at.
 473  *   r0  = delta
 474  *   r2  = BSS start
 475  *   r3  = BSS end
 476  *   r4  = kernel execution address (possibly with LSB set)
 477  *   r5  = appended dtb size (0 if not present)
 478  *   r7  = architecture ID
 479  *   r8  = atags pointer
 480  *   r11 = GOT start
 481  *   r12 = GOT end
 482  *   sp  = stack pointer
 483  */
 484                 orrs    r1, r0, r5
 485                 beq     not_relocated
 486
 487                 add     r11, r11, r0
 488                 add     r12, r12, r0
 489
 490 #ifndef CONFIG_ZBOOT_ROM
 491                 /*
 492                  * If we're running fully PIC === CONFIG_ZBOOT_ROM = n,
 493                  * we need to fix up pointers into the BSS region.
 494                  * Note that the stack pointer has already been fixed up.
 495                  */
 496                 add     r2, r2, r0
 497                 add     r3, r3, r0
 498
 499                 /*
 500                  * Relocate all entries in the GOT table.
 501                  * Bump bss entries to _edata + dtb size
 502                  */
 503 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 504                 add     r1, r1, r0              @ This fixes up C references
 505                 cmp     r1, r2                  @ if entry >= bss_start &&
 506                 cmphs   r3, r1                  @       bss_end > entry
 507                 addhi   r1, r1, r5              @    entry += dtb size
 508                 str     r1, [r11], #4           @ next entry
 509                 cmp     r11, r12
 510                 blo     1b
 511
 512                 /* bump our bss pointers too */
 513                 add     r2, r2, r5
 514                 add     r3, r3, r5
 515
 516 #else
 517
 518                 /*
 519                  * Relocate entries in the GOT table.  We only relocate
 520                  * the entries that are outside the (relocated) BSS region.
 521                  */
 522 1:              ldr     r1, [r11, #0]           @ relocate entries in the GOT
 523                 cmp     r1, r2                  @ entry < bss_start ||
 524                 cmphs   r3, r1                  @ _end < entry
 525                 addlo   r1, r1, r0              @ table.  This fixes up the
 526                 str     r1, [r11], #4           @ C references.
 527                 cmp     r11, r12
 528                 blo     1b
 529 #endif
 530
 531 not_relocated:  mov     r0, #0
 532 1:              str     r0, [r2], #4            @ clear bss
 533                 str     r0, [r2], #4
 534                 str     r0, [r2], #4
 535                 str     r0, [r2], #4
 536                 cmp     r2, r3
 537                 blo     1b
 538
 539                 /*
 540                  * Did we skip the cache setup earlier?
 541                  * That is indicated by the LSB in r4.
 542                  * Do it now if so.
 543                  */
 544                 tst     r4, #1
 545                 bic     r4, r4, #1
 546                 blne    cache_on
 547
 548 /*
 549  * The C runtime environment should now be setup sufficiently.
 550  * Set up some pointers, and start decompressing.
 551  *   r4  = kernel execution address
 552  *   r7  = architecture ID
 553  *   r8  = atags pointer
 554  */
 555                 mov     r0, r4
 556                 mov     r1, sp                  @ malloc space above stack
 557                 add     r2, sp, #0x10000        @ 64k max
 558                 mov     r3, r7
 559                 bl      decompress_kernel
 560                 bl      cache_clean_flush
 561                 bl      cache_off
 562
 563 #ifdef CONFIG_ARM_VIRT_EXT
 564                 mrs     r0, spsr                @ Get saved CPU boot mode
 565                 and     r0, r0, #MODE_MASK
 566                 cmp     r0, #HYP_MODE           @ if not booted in HYP mode...
 567                 bne     __enter_kernel          @ boot kernel directly
 568
 569                 adr     r12, .L__hyp_reentry_vectors_offset
 570                 ldr     r0, [r12]
 571                 add     r0, r0, r12
 572
 573                 bl      __hyp_set_vectors
 574                 __HVC(0)                        @ otherwise bounce to hyp mode
 575
 576                 b       .                       @ should never be reached
 577
 578                 .align  2
 579 .L__hyp_reentry_vectors_offset: .long   __hyp_reentry_vectors - .
 580 #else
 581                 b       __enter_kernel
 582 #endif
 583
 584                 .align  2
 585                 .type   LC0, #object
 586 LC0:            .word   LC0                     @ r1
 587                 .word   __bss_start             @ r2
 588                 .word   _end                    @ r3
 589                 .word   _edata                  @ r6
 590                 .word   input_data_end - 4      @ r10 (inflated size location)
 591                 .word   _got_start              @ r11
 592                 .word   _got_end                @ ip
 593                 .word   .L_user_stack_end       @ sp
 594                 .word   _end - restart + 16384 + 1024*1024
 595                 .size   LC0, . - LC0
 596
 597 #ifdef CONFIG_ARCH_RPC
 598                 .globl  params
 599 params:         ldr     r0, =0x10000100         @ params_phys for RPC
 600                 mov     pc, lr
 601                 .ltorg
 602                 .align
 603 #endif
 604
 605 /*
 606  * Turn on the cache.  We need to setup some page tables so that we
 607  * can have both the I and D caches on.
 608  *
 609  * We place the page tables 16k down from the kernel execution address,
 610  * and we hope that nothing else is using it.  If we're using it, we
 611  * will go pop!
 612  *
 613  * On entry,
 614  *  r4 = kernel execution address
 615  *  r7 = architecture number
 616  *  r8 = atags pointer
 617  * On exit,
 618  *  r0, r1, r2, r3, r9, r10, r12 corrupted
 619  * This routine must preserve:
 620  *  r4, r7, r8
 621  */
 622                 .align  5
 623 cache_on:       mov     r3, #8                  @ cache_on function
 624                 b       call_cache_fn
 625
 626 /*
 627  * Initialize the highest priority protection region, PR7
 628  * to cover all 32bit address and cacheable and bufferable.
 629  */
 630 __armv4_mpu_cache_on:
 631                 mov     r0, #0x3f               @ 4G, the whole
 632                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 633                 mcr     p15, 0, r0, c6, c7, 1
 634
 635                 mov     r0, #0x80               @ PR7
 636                 mcr     p15, 0, r0, c2, c0, 0   @ D-cache on
 637                 mcr     p15, 0, r0, c2, c0, 1   @ I-cache on
 638                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 639
 640                 mov     r0, #0xc000
 641                 mcr     p15, 0, r0, c5, c0, 1   @ I-access permission
 642                 mcr     p15, 0, r0, c5, c0, 0   @ D-access permission
 643
 644                 mov     r0, #0
 645                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 646                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 647                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 648                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 649                                                 @ ...I .... ..D. WC.M
 650                 orr     r0, r0, #0x002d         @ .... .... ..1. 11.1
 651                 orr     r0, r0, #0x1000         @ ...1 .... .... ....
 652
 653                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 654
 655                 mov     r0, #0
 656                 mcr     p15, 0, r0, c7, c5, 0   @ flush(inval) I-Cache
 657                 mcr     p15, 0, r0, c7, c6, 0   @ flush(inval) D-Cache
 658                 mov     pc, lr
 659
 660 __armv3_mpu_cache_on:
 661                 mov     r0, #0x3f               @ 4G, the whole
 662                 mcr     p15, 0, r0, c6, c7, 0   @ PR7 Area Setting
 663
 664                 mov     r0, #0x80               @ PR7
 665                 mcr     p15, 0, r0, c2, c0, 0   @ cache on
 666                 mcr     p15, 0, r0, c3, c0, 0   @ write-buffer on
 667
 668                 mov     r0, #0xc000
 669                 mcr     p15, 0, r0, c5, c0, 0   @ access permission
 670
 671                 mov     r0, #0
 672                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 673                 /*
 674                  * ?? ARMv3 MMU does not allow reading the control register,
 675                  * does this really work on ARMv3 MPU?
 676                  */
 677                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 678                                                 @ .... .... .... WC.M
 679                 orr     r0, r0, #0x000d         @ .... .... .... 11.1
 680                 /* ?? this overwrites the value constructed above? */
 681                 mov     r0, #0
 682                 mcr     p15, 0, r0, c1, c0, 0   @ write control reg
 683
 684                 /* ?? invalidate for the second time? */
 685                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
 686                 mov     pc, lr
 687
 688 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 689 #define CB_BITS 0x08
 690 #else
 691 #define CB_BITS 0x0c
 692 #endif
 693
 694 __setup_mmu:    sub     r3, r4, #16384          @ Page directory size
 695                 bic     r3, r3, #0xff           @ Align the pointer
 696                 bic     r3, r3, #0x3f00
 697 /*
 698  * Initialise the page tables, turning on the cacheable and bufferable
 699  * bits for the RAM area only.
 700  */
 701                 mov     r0, r3
 702                 mov     r9, r0, lsr #18
 703                 mov     r9, r9, lsl #18         @ start of RAM
 704                 add     r10, r9, #0x10000000    @ a reasonable RAM size
 705                 mov     r1, #0x12               @ XN|U + section mapping
 706                 orr     r1, r1, #3 << 10        @ AP=11
 707                 add     r2, r3, #16384
 708 1:              cmp     r1, r9                  @ if virt > start of RAM
 709                 cmphs   r10, r1                 @   && end of RAM > virt
 710                 bic     r1, r1, #0x1c           @ clear XN|U + C + B
 711                 orrlo   r1, r1, #0x10           @ Set XN|U for non-RAM
 712                 orrhs   r1, r1, r6              @ set RAM section settings
 713                 str     r1, [r0], #4            @ 1:1 mapping
 714                 add     r1, r1, #1048576
 715                 teq     r0, r2
 716                 bne     1b
 717 /*
 718  * If ever we are running from Flash, then we surely want the cache
 719  * to be enabled also for our execution instance...  We map 2MB of it
 720  * so there is no map overlap problem for up to 1 MB compressed kernel.
 721  * If the execution is in RAM then we would only be duplicating the above.
 722  */
 723                 orr     r1, r6, #0x04           @ ensure B is set for this
 724                 orr     r1, r1, #3 << 10
 725                 mov     r2, pc
 726                 mov     r2, r2, lsr #20
 727                 orr     r1, r1, r2, lsl #20
 728                 add     r0, r3, r2, lsl #2
 729                 str     r1, [r0], #4
 730                 add     r1, r1, #1048576
 731                 str     r1, [r0]
 732                 mov     pc, lr
 733 ENDPROC(__setup_mmu)
 734
 735 @ Enable unaligned access on v6, to allow better code generation
 736 @ for the decompressor C code:
 737 __armv6_mmu_cache_on:
 738                 mrc     p15, 0, r0, c1, c0, 0   @ read SCTLR
 739                 bic     r0, r0, #2              @ A (no unaligned access fault)
 740                 orr     r0, r0, #1 << 22        @ U (v6 unaligned access model)
 741                 mcr     p15, 0, r0, c1, c0, 0   @ write SCTLR
 742                 b       __armv4_mmu_cache_on
 743
 744 __arm926ejs_mmu_cache_on:
 745 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 746                 mov     r0, #4                  @ put dcache in WT mode
 747                 mcr     p15, 7, r0, c15, c0, 0
 748 #endif
 749
 750 __armv4_mmu_cache_on:
 751                 mov     r12, lr
 752 #ifdef CONFIG_MMU
 753                 mov     r6, #CB_BITS | 0x12     @ U
 754                 bl      __setup_mmu
 755                 mov     r0, #0
 756                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 757                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 758                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 759                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 760                 orr     r0, r0, #0x0030
 761  ARM_BE8(       orr     r0, r0, #1 << 25 )      @ big-endian page tables
 762                 bl      __common_mmu_cache_on
 763                 mov     r0, #0
 764                 mcr     p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 765 #endif
 766                 mov     pc, r12
 767
 768 __armv7_mmu_cache_on:
 769                 mov     r12, lr
 770 #ifdef CONFIG_MMU
 771                 mrc     p15, 0, r11, c0, c1, 4  @ read ID_MMFR0
 772                 tst     r11, #0xf               @ VMSA
 773                 movne   r6, #CB_BITS | 0x02     @ !XN
 774                 blne    __setup_mmu
 775                 mov     r0, #0
 776                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 777                 tst     r11, #0xf               @ VMSA
 778                 mcrne   p15, 0, r0, c8, c7, 0   @ flush I,D TLBs
 779 #endif
 780                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 781                 bic     r0, r0, #1 << 28        @ clear SCTLR.TRE
 782                 orr     r0, r0, #0x5000         @ I-cache enable, RR cache replacement
 783                 orr     r0, r0, #0x003c         @ write buffer
 784                 bic     r0, r0, #2              @ A (no unaligned access fault)
 785                 orr     r0, r0, #1 << 22        @ U (v6 unaligned access model)
 786                                                 @ (needed for ARM1176)
 787 #ifdef CONFIG_MMU
 788  ARM_BE8(       orr     r0, r0, #1 << 25 )      @ big-endian page tables
 789                 mrcne   p15, 0, r6, c2, c0, 2   @ read ttb control reg
 790                 orrne   r0, r0, #1              @ MMU enabled
 791                 movne   r1, #0xfffffffd         @ domain 0 = client
 792                 bic     r6, r6, #1 << 31        @ 32-bit translation system
 793                 bic     r6, r6, #(7 << 0) | (1 << 4)    @ use only ttbr0
 794                 mcrne   p15, 0, r3, c2, c0, 0   @ load page table pointer
 795                 mcrne   p15, 0, r1, c3, c0, 0   @ load domain access control
 796                 mcrne   p15, 0, r6, c2, c0, 2   @ load ttb control
 797 #endif
 798                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 799                 mcr     p15, 0, r0, c1, c0, 0   @ load control register
 800                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back
 801                 mov     r0, #0
 802                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
 803                 mov     pc, r12
 804
 805 __fa526_cache_on:
 806                 mov     r12, lr
 807                 mov     r6, #CB_BITS | 0x12     @ U
 808                 bl      __setup_mmu
 809                 mov     r0, #0
 810                 mcr     p15, 0, r0, c7, c7, 0   @ Invalidate whole cache
 811                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
 812                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 813                 mrc     p15, 0, r0, c1, c0, 0   @ read control reg
 814                 orr     r0, r0, #0x1000         @ I-cache enable
 815                 bl      __common_mmu_cache_on
 816                 mov     r0, #0
 817                 mcr     p15, 0, r0, c8, c7, 0   @ flush UTLB
 818                 mov     pc, r12
 819
 820 __common_mmu_cache_on:
 821 #ifndef CONFIG_THUMB2_KERNEL
 822 #ifndef DEBUG
 823                 orr     r0, r0, #0x000d         @ Write buffer, mmu
 824 #endif
 825                 mov     r1, #-1
 826                 mcr     p15, 0, r3, c2, c0, 0   @ load page table pointer
 827                 mcr     p15, 0, r1, c3, c0, 0   @ load domain access control
 828                 b       1f
 829                 .align  5                       @ cache line aligned
 830 1:              mcr     p15, 0, r0, c1, c0, 0   @ load control register
 831                 mrc     p15, 0, r0, c1, c0, 0   @ and read it back to
 832                 sub     pc, lr, r0, lsr #32     @ properly flush pipeline
 833 #endif
 834
 835 #define PROC_ENTRY_SIZE (4*5)
 836
 837 /*
 838  * Here follow the relocatable cache support functions for the
 839  * various processors.  This is a generic hook for locating an
 840  * entry and jumping to an instruction at the specified offset
 841  * from the start of the block.  Please note this is all position
 842  * independent code.
 843  *
 844  *  r1  = corrupted
 845  *  r2  = corrupted
 846  *  r3  = block offset
 847  *  r9  = corrupted
 848  *  r12 = corrupted
 849  */
 850
 851 call_cache_fn:  adr     r12, proc_types
 852 #ifdef CONFIG_CPU_CP15
 853                 mrc     p15, 0, r9, c0, c0      @ get processor ID
 854 #elif defined(CONFIG_CPU_V7M)
 855                 /*
 856                  * On v7-M the processor id is located in the V7M_SCB_CPUID
 857                  * register, but as cache handling is IMPLEMENTATION DEFINED on
 858                  * v7-M (if existant at all) we just return early here.
 859                  * If V7M_SCB_CPUID were used the cpu ID functions (i.e.
 860                  * __armv7_mmu_cache_{on,off,flush}) would be selected which
 861                  * use cp15 registers that are not implemented on v7-M.
 862                  */
 863                 bx      lr
 864 #else
 865                 ldr     r9, =CONFIG_PROCESSOR_ID
 866 #endif
 867 1:              ldr     r1, [r12, #0]           @ get value
 868                 ldr     r2, [r12, #4]           @ get mask
 869                 eor     r1, r1, r9              @ (real ^ match)
 870                 tst     r1, r2                  @       & mask
 871  ARM(           addeq   pc, r12, r3             ) @ call cache function
 872  THUMB(         addeq   r12, r3                 )
 873  THUMB(         moveq   pc, r12                 ) @ call cache function
 874                 add     r12, r12, #PROC_ENTRY_SIZE
 875                 b       1b
 876
 877 /*
 878  * Table for cache operations.  This is basically:
 879  *   - CPU ID match
 880  *   - CPU ID mask
 881  *   - 'cache on' method instruction
 882  *   - 'cache off' method instruction
 883  *   - 'cache flush' method instruction
 884  *
 885  * We match an entry using: ((real_id ^ match) & mask) == 0
 886  *
 887  * Writethrough caches generally only need 'on' and 'off'
 888  * methods.  Writeback caches _must_ have the flush method
 889  * defined.
 890  */
 891                 .align  2
 892                 .type   proc_types,#object
 893 proc_types:
 894                 .word   0x41000000              @ old ARM ID
 895                 .word   0xff00f000
 896                 mov     pc, lr
 897  THUMB(         nop                             )
 898                 mov     pc, lr
 899  THUMB(         nop                             )
 900                 mov     pc, lr
 901  THUMB(         nop                             )
 902
 903                 .word   0x41007000              @ ARM7/710
 904                 .word   0xfff8fe00
 905                 mov     pc, lr
 906  THUMB(         nop                             )
 907                 mov     pc, lr
 908  THUMB(         nop                             )
 909                 mov     pc, lr
 910  THUMB(         nop                             )
 911
 912                 .word   0x41807200              @ ARM720T (writethrough)
 913                 .word   0xffffff00
 914                 W(b)    __armv4_mmu_cache_on
 915                 W(b)    __armv4_mmu_cache_off
 916                 mov     pc, lr
 917  THUMB(         nop                             )
 918
 919                 .word   0x41007400              @ ARM74x
 920                 .word   0xff00ff00
 921                 W(b)    __armv3_mpu_cache_on
 922                 W(b)    __armv3_mpu_cache_off
 923                 W(b)    __armv3_mpu_cache_flush
 924
 925                 .word   0x41009400              @ ARM94x
 926                 .word   0xff00ff00
 927                 W(b)    __armv4_mpu_cache_on
 928                 W(b)    __armv4_mpu_cache_off
 929                 W(b)    __armv4_mpu_cache_flush
 930
 931                 .word   0x41069260              @ ARM926EJ-S (v5TEJ)
 932                 .word   0xff0ffff0
 933                 W(b)    __arm926ejs_mmu_cache_on
 934                 W(b)    __armv4_mmu_cache_off
 935                 W(b)    __armv5tej_mmu_cache_flush
 936
 937                 .word   0x00007000              @ ARM7 IDs
 938                 .word   0x0000f000
 939                 mov     pc, lr
 940  THUMB(         nop                             )
 941                 mov     pc, lr
 942  THUMB(         nop                             )
 943                 mov     pc, lr
 944  THUMB(         nop                             )
 945
 946                 @ Everything from here on will be the new ID system.
 947
 948                 .word   0x4401a100              @ sa110 / sa1100
 949                 .word   0xffffffe0
 950                 W(b)    __armv4_mmu_cache_on
 951                 W(b)    __armv4_mmu_cache_off
 952                 W(b)    __armv4_mmu_cache_flush
 953
 954                 .word   0x6901b110              @ sa1110
 955                 .word   0xfffffff0
 956                 W(b)    __armv4_mmu_cache_on
 957                 W(b)    __armv4_mmu_cache_off
 958                 W(b)    __armv4_mmu_cache_flush
 959
 960                 .word   0x56056900
 961                 .word   0xffffff00              @ PXA9xx
 962                 W(b)    __armv4_mmu_cache_on
 963                 W(b)    __armv4_mmu_cache_off
 964                 W(b)    __armv4_mmu_cache_flush
 965
 966                 .word   0x56158000              @ PXA168
 967                 .word   0xfffff000
 968                 W(b)    __armv4_mmu_cache_on
 969                 W(b)    __armv4_mmu_cache_off
 970                 W(b)    __armv5tej_mmu_cache_flush
 971
 972                 .word   0x56050000              @ Feroceon
 973                 .word   0xff0f0000
 974                 W(b)    __armv4_mmu_cache_on
 975                 W(b)    __armv4_mmu_cache_off
 976                 W(b)    __armv5tej_mmu_cache_flush
 977
 978 #ifdef CONFIG_CPU_FEROCEON_OLD_ID
 979                 /* this conflicts with the standard ARMv5TE entry */
 980                 .long   0x41009260              @ Old Feroceon
 981                 .long   0xff00fff0
 982                 b       __armv4_mmu_cache_on
 983                 b       __armv4_mmu_cache_off
 984                 b       __armv5tej_mmu_cache_flush
 985 #endif
 986
 987                 .word   0x66015261              @ FA526
 988                 .word   0xff01fff1
 989                 W(b)    __fa526_cache_on
 990                 W(b)    __armv4_mmu_cache_off
 991                 W(b)    __fa526_cache_flush
 992
 993                 @ These match on the architecture ID
 994
 995                 .word   0x00020000              @ ARMv4T
 996                 .word   0x000f0000
 997                 W(b)    __armv4_mmu_cache_on
 998                 W(b)    __armv4_mmu_cache_off
 999                 W(b)    __armv4_mmu_cache_flush
1000
1001                 .word   0x00050000              @ ARMv5TE
1002                 .word   0x000f0000
1003                 W(b)    __armv4_mmu_cache_on
1004                 W(b)    __armv4_mmu_cache_off
1005                 W(b)    __armv4_mmu_cache_flush
1006
1007                 .word   0x00060000              @ ARMv5TEJ
1008                 .word   0x000f0000
1009                 W(b)    __armv4_mmu_cache_on
1010                 W(b)    __armv4_mmu_cache_off
1011                 W(b)    __armv5tej_mmu_cache_flush
1012
1013                 .word   0x0007b000              @ ARMv6
1014                 .word   0x000ff000
1015                 W(b)    __armv6_mmu_cache_on
1016                 W(b)    __armv4_mmu_cache_off
1017                 W(b)    __armv6_mmu_cache_flush
1018
1019                 .word   0x000f0000              @ new CPU Id
1020                 .word   0x000f0000
1021                 W(b)    __armv7_mmu_cache_on
1022                 W(b)    __armv7_mmu_cache_off
1023                 W(b)    __armv7_mmu_cache_flush
1024
1025                 .word   0                       @ unrecognised type
1026                 .word   0
1027                 mov     pc, lr
1028  THUMB(         nop                             )
1029                 mov     pc, lr
1030  THUMB(         nop                             )
1031                 mov     pc, lr
1032  THUMB(         nop                             )
1033
1034                 .size   proc_types, . - proc_types
1035
1036                 /*
1037                  * If you get a "non-constant expression in ".if" statement"
1038                  * error from the assembler on this line, check that you have
1039                  * not accidentally written a "b" instruction where you should
1040                  * have written W(b).
1041                  */
1042                 .if (. - proc_types) % PROC_ENTRY_SIZE != 0
1043                 .error "The size of one or more proc_types entries is wrong."
1044                 .endif
1045
1046 /*
1047  * Turn off the Cache and MMU.  ARMv3 does not support
1048  * reading the control register, but ARMv4 does.
1049  *
1050  * On exit,
1051  *  r0, r1, r2, r3, r9, r12 corrupted
1052  * This routine must preserve:
1053  *  r4, r7, r8
1054  */
1055                 .align  5
1056 cache_off:      mov     r3, #12                 @ cache_off function
1057                 b       call_cache_fn
1058
1059 __armv4_mpu_cache_off:
1060                 mrc     p15, 0, r0, c1, c0
1061                 bic     r0, r0, #0x000d
1062                 mcr     p15, 0, r0, c1, c0      @ turn MPU and cache off
1063                 mov     r0, #0
1064                 mcr     p15, 0, r0, c7, c10, 4  @ drain write buffer
1065                 mcr     p15, 0, r0, c7, c6, 0   @ flush D-Cache
1066                 mcr     p15, 0, r0, c7, c5, 0   @ flush I-Cache
1067                 mov     pc, lr
1068
1069 __armv3_mpu_cache_off:
1070                 mrc     p15, 0, r0, c1, c0
1071                 bic     r0, r0, #0x000d
1072                 mcr     p15, 0, r0, c1, c0, 0   @ turn MPU and cache off
1073                 mov     r0, #0
1074                 mcr     p15, 0, r0, c7, c0, 0   @ invalidate whole cache v3
1075                 mov     pc, lr
1076
1077 __armv4_mmu_cache_off:
1078 #ifdef CONFIG_MMU
1079                 mrc     p15, 0, r0, c1, c0
1080                 bic     r0, r0, #0x000d
1081                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
1082                 mov     r0, #0
1083                 mcr     p15, 0, r0, c7, c7      @ invalidate whole cache v4
1084                 mcr     p15, 0, r0, c8, c7      @ invalidate whole TLB v4
1085 #endif
1086                 mov     pc, lr
1087
1088 __armv7_mmu_cache_off:
1089                 mrc     p15, 0, r0, c1, c0
1090 #ifdef CONFIG_MMU
1091                 bic     r0, r0, #0x0005
1092 #else
1093                 bic     r0, r0, #0x0004
1094 #endif
1095                 mcr     p15, 0, r0, c1, c0      @ turn MMU and cache off
1096                 mov     r12, lr
1097                 bl      __armv7_mmu_cache_flush
1098                 mov     r0, #0
1099 #ifdef CONFIG_MMU
1100                 mcr     p15, 0, r0, c8, c7, 0   @ invalidate whole TLB
1101 #endif
1102                 mcr     p15, 0, r0, c7, c5, 6   @ invalidate BTC
1103                 mcr     p15, 0, r0, c7, c10, 4  @ DSB
1104                 mcr     p15, 0, r0, c7, c5, 4   @ ISB
1105                 mov     pc, r12
1106
1107 /*
1108  * Clean and flush the cache to maintain consistency.
1109  *
1110  * On exit,
1111  *  r1, r2, r3, r9, r10, r11, r12 corrupted
1112  * This routine must preserve:
1113  *  r4, r6, r7, r8
1114  */
1115                 .align  5
1116 cache_clean_flush:
1117                 mov     r3, #16
1118                 b       call_cache_fn
1119
1120 __armv4_mpu_cache_flush:
1121                 tst     r4, #1
1122                 movne   pc, lr
1123                 mov     r2, #1
1124                 mov     r3, #0
1125                 mcr     p15, 0, ip, c7, c6, 0   @ invalidate D cache
1126                 mov     r1, #7 << 5             @ 8 segments
1127 1:              orr     r3, r1, #63 << 26       @ 64 entries
1128 2:              mcr     p15, 0, r3, c7, c14, 2  @ clean & invalidate D index
1129                 subs    r3, r3, #1 << 26
1130                 bcs     2b                      @ entries 63 to 0
1131                 subs    r1, r1, #1 << 5
1132                 bcs     1b                      @ segments 7 to 0
1133
1134                 teq     r2, #0
1135                 mcrne   p15, 0, ip, c7, c5, 0   @ invalidate I cache
1136                 mcr     p15, 0, ip, c7, c10, 4  @ drain WB
1137                 mov     pc, lr
1138
1139 __fa526_cache_flush:
1140                 tst     r4, #1
1141                 movne   pc, lr
1142                 mov     r1, #0
1143                 mcr     p15, 0, r1, c7, c14, 0  @ clean and invalidate D cache
1144                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1145                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1146                 mov     pc, lr
1147
1148 __armv6_mmu_cache_flush:
1149                 mov     r1, #0
1150                 tst     r4, #1
1151                 mcreq   p15, 0, r1, c7, c14, 0  @ clean+invalidate D
1152                 mcr     p15, 0, r1, c7, c5, 0   @ invalidate I+BTB
1153                 mcreq   p15, 0, r1, c7, c15, 0  @ clean+invalidate unified
1154                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1155                 mov     pc, lr
1156
1157 __armv7_mmu_cache_flush:
1158                 tst     r4, #1
1159                 bne     iflush
1160                 mrc     p15, 0, r10, c0, c1, 5  @ read ID_MMFR1
1161                 tst     r10, #0xf << 16         @ hierarchical cache (ARMv7)
1162                 mov     r10, #0
1163                 beq     hierarchical
1164                 mcr     p15, 0, r10, c7, c14, 0 @ clean+invalidate D
1165                 b       iflush
1166 hierarchical:
1167                 mcr     p15, 0, r10, c7, c10, 5 @ DMB
1168                 stmfd   sp!, {r0-r7, r9-r11}
1169                 mrc     p15, 1, r0, c0, c0, 1   @ read clidr
1170                 ands    r3, r0, #0x7000000      @ extract loc from clidr
1171                 mov     r3, r3, lsr #23         @ left align loc bit field
1172                 beq     finished                @ if loc is 0, then no need to clean
1173                 mov     r10, #0                 @ start clean at cache level 0
1174 loop1:
1175                 add     r2, r10, r10, lsr #1    @ work out 3x current cache level
1176                 mov     r1, r0, lsr r2          @ extract cache type bits from clidr
1177                 and     r1, r1, #7              @ mask of the bits for current cache only
1178                 cmp     r1, #2                  @ see what cache we have at this level
1179                 blt     skip                    @ skip if no cache, or just i-cache
1180                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1181                 mcr     p15, 0, r10, c7, c5, 4  @ isb to sych the new cssr&csidr
1182                 mrc     p15, 1, r1, c0, c0, 0   @ read the new csidr
1183                 and     r2, r1, #7              @ extract the length of the cache lines
1184                 add     r2, r2, #4              @ add 4 (line length offset)
1185                 ldr     r4, =0x3ff
1186                 ands    r4, r4, r1, lsr #3      @ find maximum number on the way size
1187                 clz     r5, r4                  @ find bit position of way size increment
1188                 ldr     r7, =0x7fff
1189                 ands    r7, r7, r1, lsr #13     @ extract max number of the index size
1190 loop2:
1191                 mov     r9, r4                  @ create working copy of max way size
1192 loop3:
1193  ARM(           orr     r11, r10, r9, lsl r5    ) @ factor way and cache number into r11
1194  ARM(           orr     r11, r11, r7, lsl r2    ) @ factor index number into r11
1195  THUMB(         lsl     r6, r9, r5              )
1196  THUMB(         orr     r11, r10, r6            ) @ factor way and cache number into r11
1197  THUMB(         lsl     r6, r7, r2              )
1198  THUMB(         orr     r11, r11, r6            ) @ factor index number into r11
1199                 mcr     p15, 0, r11, c7, c14, 2 @ clean & invalidate by set/way
1200                 subs    r9, r9, #1              @ decrement the way
1201                 bge     loop3
1202                 subs    r7, r7, #1              @ decrement the index
1203                 bge     loop2
1204 skip:
1205                 add     r10, r10, #2            @ increment cache number
1206                 cmp     r3, r10
1207                 bgt     loop1
1208 finished:
1209                 ldmfd   sp!, {r0-r7, r9-r11}
1210                 mov     r10, #0                 @ switch back to cache level 0
1211                 mcr     p15, 2, r10, c0, c0, 0  @ select current cache level in cssr
1212 iflush:
1213                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1214                 mcr     p15, 0, r10, c7, c5, 0  @ invalidate I+BTB
1215                 mcr     p15, 0, r10, c7, c10, 4 @ DSB
1216                 mcr     p15, 0, r10, c7, c5, 4  @ ISB
1217                 mov     pc, lr
1218
1219 __armv5tej_mmu_cache_flush:
1220                 tst     r4, #1
1221                 movne   pc, lr
1222 1:              mrc     p15, 0, r15, c7, c14, 3 @ test,clean,invalidate D cache
1223                 bne     1b
1224                 mcr     p15, 0, r0, c7, c5, 0   @ flush I cache
1225                 mcr     p15, 0, r0, c7, c10, 4  @ drain WB
1226                 mov     pc, lr
1227
1228 __armv4_mmu_cache_flush:
1229                 tst     r4, #1
1230                 movne   pc, lr
1231                 mov     r2, #64*1024            @ default: 32K dcache size (*2)
1232                 mov     r11, #32                @ default: 32 byte line size
1233                 mrc     p15, 0, r3, c0, c0, 1   @ read cache type
1234                 teq     r3, r9                  @ cache ID register present?
1235                 beq     no_cache_id
1236                 mov     r1, r3, lsr #18
1237                 and     r1, r1, #7
1238                 mov     r2, #1024
1239                 mov     r2, r2, lsl r1          @ base dcache size *2
1240                 tst     r3, #1 << 14            @ test M bit
1241                 addne   r2, r2, r2, lsr #1      @ +1/2 size if M == 1
1242                 mov     r3, r3, lsr #12
1243                 and     r3, r3, #3
1244                 mov     r11, #8
1245                 mov     r11, r11, lsl r3        @ cache line size in bytes
1246 no_cache_id:
1247                 mov     r1, pc
1248                 bic     r1, r1, #63             @ align to longest cache line
1249                 add     r2, r1, r2
1250 1:
1251  ARM(           ldr     r3, [r1], r11           ) @ s/w flush D cache
1252  THUMB(         ldr     r3, [r1]                ) @ s/w flush D cache
1253  THUMB(         add     r1, r1, r11             )
1254                 teq     r1, r2
1255                 bne     1b
1256
1257                 mcr     p15, 0, r1, c7, c5, 0   @ flush I cache
1258                 mcr     p15, 0, r1, c7, c6, 0   @ flush D cache
1259                 mcr     p15, 0, r1, c7, c10, 4  @ drain WB
1260                 mov     pc, lr
1261
1262 __armv3_mmu_cache_flush:
1263 __armv3_mpu_cache_flush:
1264                 tst     r4, #1
1265                 movne   pc, lr
1266                 mov     r1, #0
1267                 mcr     p15, 0, r1, c7, c0, 0   @ invalidate whole cache v3
1268                 mov     pc, lr
1269
1270 /*
1271  * Various debugging routines for printing hex characters and
1272  * memory, which again must be relocatable.
1273  */
1274 #ifdef DEBUG
1275                 .align  2
1276                 .type   phexbuf,#object
1277 phexbuf:        .space  12
1278                 .size   phexbuf, . - phexbuf
1279
1280 @ phex corrupts {r0, r1, r2, r3}
1281 phex:           adr     r3, phexbuf
1282                 mov     r2, #0
1283                 strb    r2, [r3, r1]
1284 1:              subs    r1, r1, #1
1285                 movmi   r0, r3
1286                 bmi     puts
1287                 and     r2, r0, #15
1288                 mov     r0, r0, lsr #4
1289                 cmp     r2, #10
1290                 addge   r2, r2, #7
1291                 add     r2, r2, #'0'
1292                 strb    r2, [r3, r1]
1293                 b       1b
1294
1295 @ puts corrupts {r0, r1, r2, r3}
1296 puts:           loadsp  r3, r2, r1
1297 1:              ldrb    r2, [r0], #1
1298                 teq     r2, #0
1299                 moveq   pc, lr
1300 2:              writeb  r2, r3
1301                 mov     r1, #0x00020000
1302 3:              subs    r1, r1, #1
1303                 bne     3b
1304                 teq     r2, #'\n'
1305                 moveq   r2, #'\r'
1306                 beq     2b
1307                 teq     r0, #0
1308                 bne     1b
1309                 mov     pc, lr
1310 @ putc corrupts {r0, r1, r2, r3}
1311 putc:
1312                 mov     r2, r0
1313                 loadsp  r3, r1, r0
1314                 mov     r0, #0
1315                 b       2b
1316
1317 @ memdump corrupts {r0, r1, r2, r3, r10, r11, r12, lr}
1318 memdump:        mov     r12, r0
1319                 mov     r10, lr
1320                 mov     r11, #0
1321 2:              mov     r0, r11, lsl #2
1322                 add     r0, r0, r12
1323                 mov     r1, #8
1324                 bl      phex
1325                 mov     r0, #':'
1326                 bl      putc
1327 1:              mov     r0, #' '
1328                 bl      putc
1329                 ldr     r0, [r12, r11, lsl #2]
1330                 mov     r1, #8
1331                 bl      phex
1332                 and     r0, r11, #7
1333                 teq     r0, #3
1334                 moveq   r0, #' '
1335                 bleq    putc
1336                 and     r0, r11, #7
1337                 add     r11, r11, #1
1338                 teq     r0, #7
1339                 bne     1b
1340                 mov     r0, #'\n'
1341                 bl      putc
1342                 cmp     r11, #64
1343                 blt     2b
1344                 mov     pc, r10
1345 #endif
1346
1347                 .ltorg
1348
1349 #ifdef CONFIG_ARM_VIRT_EXT
1350 .align 5
1351 __hyp_reentry_vectors:
1352                 W(b)    .                       @ reset
1353                 W(b)    .                       @ undef
1354                 W(b)    .                       @ svc
1355                 W(b)    .                       @ pabort
1356                 W(b)    .                       @ dabort
1357                 W(b)    __enter_kernel          @ hyp
1358                 W(b)    .                       @ irq
1359                 W(b)    .                       @ fiq
1360 #endif /* CONFIG_ARM_VIRT_EXT */
1361
1362 __enter_kernel:
1363                 mov     r0, #0                  @ must be 0
1364                 mov     r1, r7                  @ restore architecture number
1365                 mov     r2, r8                  @ restore atags pointer
1366  ARM(           mov     pc, r4          )       @ call kernel
1367  M_CLASS(       add     r4, r4, #1      )       @ enter in Thumb mode for M class
1368  THUMB(         bx      r4              )       @ entry point is always ARM for A/R classes
1369
1370 reloc_code_end:
1371
1372 #ifdef CONFIG_EFI_STUB
1373                 .align  2
1374 _start:         .long   start - .
1375
1376 ENTRY(efi_stub_entry)
1377                 @ allocate space on stack for passing current zImage address
1378                 @ and for the EFI stub to return of new entry point of
1379                 @ zImage, as EFI stub may copy the kernel. Pointer address
1380                 @ is passed in r2. r0 and r1 are passed through from the
1381                 @ EFI firmware to efi_entry
1382                 adr     ip, _start
1383                 ldr     r3, [ip]
1384                 add     r3, r3, ip
1385                 stmfd   sp!, {r3, lr}
1386                 mov     r2, sp                  @ pass zImage address in r2
1387                 bl      efi_entry
1388
1389                 @ Check for error return from EFI stub. r0 has FDT address
1390                 @ or error code.
1391                 cmn     r0, #1
1392                 beq     efi_load_fail
1393
1394                 @ Preserve return value of efi_entry() in r4
1395                 mov     r4, r0
1396
1397                 @ our cache maintenance code relies on CP15 barrier instructions
1398                 @ but since we arrived here with the MMU and caches configured
1399                 @ by UEFI, we must check that the CP15BEN bit is set in SCTLR.
1400                 @ Note that this bit is RAO/WI on v6 and earlier, so the ISB in
1401                 @ the enable path will be executed on v7+ only.
1402                 mrc     p15, 0, r1, c1, c0, 0   @ read SCTLR
1403                 tst     r1, #(1 << 5)           @ CP15BEN bit set?
1404                 bne     0f
1405                 orr     r1, r1, #(1 << 5)       @ CP15 barrier instructions
1406                 mcr     p15, 0, r1, c1, c0, 0   @ write SCTLR
1407  ARM(           .inst   0xf57ff06f              @ v7+ isb       )
1408  THUMB(         isb                                             )
1409
1410 0:              bl      cache_clean_flush
1411                 bl      cache_off
1412
1413                 @ Set parameters for booting zImage according to boot protocol
1414                 @ put FDT address in r2, it was returned by efi_entry()
1415                 @ r1 is the machine type, and r0 needs to be 0
1416                 mov     r0, #0
1417                 mov     r1, #0xFFFFFFFF
1418                 mov     r2, r4
1419
1420                 @ Branch to (possibly) relocated zImage that is in [sp]
1421                 ldr     lr, [sp]
1422                 ldr     ip, =start_offset
1423                 add     lr, lr, ip
1424                 mov     pc, lr                          @ no mode switch
1425
1426 efi_load_fail:
1427                 @ Return EFI_LOAD_ERROR to EFI firmware on error.
1428                 ldr     r0, =0x80000001
1429                 ldmfd   sp!, {ip, pc}
1430 ENDPROC(efi_stub_entry)
1431 #endif
1432
1433                 .align
1434                 .section ".stack", "aw", %nobits
1435 .L_user_stack:  .space  4096
1436 .L_user_stack_end: