GNU Linux-libre 6.9.1-gnu
[releases.git] / Documentation / translations / ko_KR / memory-barriers.txt
1 NOTE:
2 This is a version of Documentation/memory-barriers.txt translated into Korean.
3 This document is maintained by SeongJae Park <sj@kernel.org>.
4 If you find any difference between this document and the original file or
5 a problem with the translation, please contact the maintainer of this file.
6
7 Please also note that the purpose of this file is to be easier to
8 read for non English (read: Korean) speakers and is not intended as
9 a fork.  So if you have any comments or updates for this file please
10 update the original English file first.  The English version is
11 definitive, and readers should look there if they have any doubt.
12
13 =================================
14 이 문서는
15 Documentation/memory-barriers.txt
16 의 한글 번역입니다.
17
18 역자: 박성재 <sj@kernel.org>
19 =================================
20
21
22                          =========================
23                          리눅스 커널 메모리 배리어
24                          =========================
25
26 저자: David Howells <dhowells@redhat.com>
27       Paul E. McKenney <paulmck@linux.ibm.com>
28       Will Deacon <will.deacon@arm.com>
29       Peter Zijlstra <peterz@infradead.org>
30
31 ========
32 면책조항
33 ========
34
35 이 문서는 명세서가 아닙니다; 이 문서는 완벽하지 않은데, 간결성을 위해 의도된
36 부분도 있고, 의도하진 않았지만 사람에 의해 쓰였다보니 불완전한 부분도 있습니다.
37 이 문서는 리눅스에서 제공하는 다양한 메모리 배리어들을 사용하기 위한
38 안내서입니다만, 뭔가 이상하다 싶으면 (그런게 많을 겁니다) 질문을 부탁드립니다.
39 일부 이상한 점들은 공식적인 메모리 일관성 모델과 tools/memory-model/ 에 있는
40 관련 문서를 참고해서 해결될 수 있을 겁니다.  그러나, 이 메모리 모델조차도 그
41 관리자들의 의견의 집합으로 봐야지, 절대 옳은 예언자로 신봉해선 안될 겁니다.
42
43 다시 말하지만, 이 문서는 리눅스가 하드웨어에 기대하는 사항에 대한 명세서가
44 아닙니다.
45
46 이 문서의 목적은 두가지입니다:
47
48  (1) 어떤 특정 배리어에 대해 기대할 수 있는 최소한의 기능을 명세하기 위해서,
49      그리고
50
51  (2) 사용 가능한 배리어들에 대해 어떻게 사용해야 하는지에 대한 안내를 제공하기
52      위해서.
53
54 어떤 아키텍쳐는 특정한 배리어들에 대해서는 여기서 이야기하는 최소한의
55 요구사항들보다 많은 기능을 제공할 수도 있습니다만, 여기서 이야기하는
56 요구사항들을 충족하지 않는 아키텍쳐가 있다면 그 아키텍쳐가 잘못된 것이란 점을
57 알아두시기 바랍니다.
58
59 또한, 특정 아키텍쳐에서 일부 배리어는 해당 아키텍쳐의 특수한 동작 방식으로 인해
60 해당 배리어의 명시적 사용이 불필요해서 no-op 이 될수도 있음을 알아두시기
61 바랍니다.
62
63 역자: 본 번역 역시 완벽하지 않은데, 이 역시 부분적으로는 의도된 것이기도
64 합니다.  여타 기술 문서들이 그렇듯 완벽한 이해를 위해서는 번역문과 원문을 함께
65 읽으시되 번역문을 하나의 가이드로 활용하시길 추천드리며, 발견되는 오역 등에
66 대해서는 언제든 의견을 부탁드립니다.  과한 번역으로 인한 오해를 최소화하기 위해
67 애매한 부분이 있을 경우에는 어색함이 있더라도 원래의 용어를 차용합니다.
68
69
70 =====
71 목차:
72 =====
73
74  (*) 추상 메모리 액세스 모델.
75
76      - 디바이스 오퍼레이션.
77      - 보장사항.
78
79  (*) 메모리 배리어란 무엇인가?
80
81      - 메모리 배리어의 종류.
82      - 메모리 배리어에 대해 가정해선 안될 것.
83      - 주소 데이터 의존성 배리어 (역사적).
84      - 컨트롤 의존성.
85      - SMP 배리어 짝맞추기.
86      - 메모리 배리어 시퀀스의 예.
87      - 읽기 메모리 배리어 vs 로드 예측.
88      - Multicopy 원자성.
89
90  (*) 명시적 커널 배리어.
91
92      - 컴파일러 배리어.
93      - CPU 메모리 배리어.
94
95  (*) 암묵적 커널 메모리 배리어.
96
97      - 락 Acquisition 함수.
98      - 인터럽트 비활성화 함수.
99      - 슬립과 웨이크업 함수.
100      - 그외의 함수들.
101
102  (*) CPU 간 ACQUIRING 배리어의 효과.
103
104      - Acquire vs 메모리 액세스.
105
106  (*) 메모리 배리어가 필요한 곳
107
108      - 프로세서간 상호 작용.
109      - 어토믹 오퍼레이션.
110      - 디바이스 액세스.
111      - 인터럽트.
112
113  (*) 커널 I/O 배리어의 효과.
114
115  (*) 가정되는 가장 완화된 실행 순서 모델.
116
117  (*) CPU 캐시의 영향.
118
119      - 캐시 일관성.
120      - 캐시 일관성 vs DMA.
121      - 캐시 일관성 vs MMIO.
122
123  (*) CPU 들이 저지르는 일들.
124
125      - 그리고, Alpha 가 있다.
126      - 가상 머신 게스트.
127
128  (*) 사용 예.
129
130      - 순환식 버퍼.
131
132  (*) 참고 문헌.
133
134
135 =======================
136 추상 메모리 액세스 모델
137 =======================
138
139 다음과 같이 추상화된 시스템 모델을 생각해 봅시다:
140
141                             :                :
142                             :                :
143                             :                :
144                 +-------+   :   +--------+   :   +-------+
145                 |       |   :   |        |   :   |       |
146                 |       |   :   |        |   :   |       |
147                 | CPU 1 |<----->| Memory |<----->| CPU 2 |
148                 |       |   :   |        |   :   |       |
149                 |       |   :   |        |   :   |       |
150                 +-------+   :   +--------+   :   +-------+
151                     ^       :       ^        :       ^
152                     |       :       |        :       |
153                     |       :       |        :       |
154                     |       :       v        :       |
155                     |       :   +--------+   :       |
156                     |       :   |        |   :       |
157                     |       :   |        |   :       |
158                     +---------->| Device |<----------+
159                             :   |        |   :
160                             :   |        |   :
161                             :   +--------+   :
162                             :                :
163
164 프로그램은 여러 메모리 액세스 오퍼레이션을 발생시키고, 각각의 CPU 는 그런
165 프로그램들을 실행합니다.  추상화된 CPU 모델에서 메모리 오퍼레이션들의 순서는
166 매우 완화되어 있고, CPU 는 프로그램이 인과관계를 어기지 않는 상태로 관리된다고
167 보일 수만 있다면 메모리 오퍼레이션을 자신이 원하는 어떤 순서대로든 재배치해
168 동작시킬 수 있습니다.  비슷하게, 컴파일러 또한 프로그램의 정상적 동작을 해치지
169 않는 한도 내에서는 어떤 순서로든 자신이 원하는 대로 인스트럭션을 재배치 할 수
170 있습니다.
171
172 따라서 위의 다이어그램에서 한 CPU가 동작시키는 메모리 오퍼레이션이 만들어내는
173 변화는 해당 오퍼레이션이 CPU 와 시스템의 다른 부분들 사이의 인터페이스(점선)를
174 지나가면서 시스템의 나머지 부분들에 인지됩니다.
175
176
177 예를 들어, 다음의 일련의 이벤트들을 생각해 봅시다:
178
179         CPU 1           CPU 2
180         =============== ===============
181         { A == 1; B == 2 }
182         A = 3;          x = B;
183         B = 4;          y = A;
184
185 다이어그램의 가운데에 위치한 메모리 시스템에 보여지게 되는 액세스들은 다음의 총
186 24개의 조합으로 재구성될 수 있습니다:
187
188         STORE A=3,      STORE B=4,      y=LOAD A->3,    x=LOAD B->4
189         STORE A=3,      STORE B=4,      x=LOAD B->4,    y=LOAD A->3
190         STORE A=3,      y=LOAD A->3,    STORE B=4,      x=LOAD B->4
191         STORE A=3,      y=LOAD A->3,    x=LOAD B->2,    STORE B=4
192         STORE A=3,      x=LOAD B->2,    STORE B=4,      y=LOAD A->3
193         STORE A=3,      x=LOAD B->2,    y=LOAD A->3,    STORE B=4
194         STORE B=4,      STORE A=3,      y=LOAD A->3,    x=LOAD B->4
195         STORE B=4, ...
196         ...
197
198 따라서 다음의 네가지 조합의 값들이 나올 수 있습니다:
199
200         x == 2, y == 1
201         x == 2, y == 3
202         x == 4, y == 1
203         x == 4, y == 3
204
205
206 한발 더 나아가서, 한 CPU 가 메모리 시스템에 반영한 스토어 오퍼레이션들의 결과는
207 다른 CPU 에서의 로드 오퍼레이션을 통해 인지되는데, 이 때 스토어가 반영된 순서와
208 다른 순서로 인지될 수도 있습니다.
209
210
211 예로, 아래의 일련의 이벤트들을 생각해 봅시다:
212
213         CPU 1           CPU 2
214         =============== ===============
215         { A == 1, B == 2, C == 3, P == &A, Q == &C }
216         B = 4;          Q = P;
217         P = &B          D = *Q;
218
219 D 로 읽혀지는 값은 CPU 2 에서 P 로부터 읽혀진 주소값에 의존적이기 때문에 여기엔
220 분명한 주소 의존성이 있습니다.  하지만 이 이벤트들의 실행 결과로는 아래의
221 결과들이 모두 나타날 수 있습니다:
222
223         (Q == &A) and (D == 1)
224         (Q == &B) and (D == 2)
225         (Q == &B) and (D == 4)
226
227 CPU 2 는 *Q 의 로드를 요청하기 전에 P 를 Q 에 넣기 때문에 D 에 C 를 집어넣는
228 일은 없음을 알아두세요.
229
230
231 디바이스 오퍼레이션
232 -------------------
233
234 일부 디바이스는 자신의 컨트롤 인터페이스를 메모리의 특정 영역으로 매핑해서
235 제공하는데(Memory mapped I/O), 해당 컨트롤 레지스터에 접근하는 순서는 매우
236 중요합니다.  예를 들어, 어드레스 포트 레지스터 (A) 와 데이터 포트 레지스터 (D)
237 를 통해 접근되는 내부 레지스터 집합을 갖는 이더넷 카드를 생각해 봅시다.  내부의
238 5번 레지스터를 읽기 위해 다음의 코드가 사용될 수 있습니다:
239
240         *A = 5;
241         x = *D;
242
243 하지만, 이건 다음의 두 조합 중 하나로 만들어질 수 있습니다:
244
245         STORE *A = 5, x = LOAD *D
246         x = LOAD *D, STORE *A = 5
247
248 두번째 조합은 데이터를 읽어온 _후에_ 주소를 설정하므로, 오동작을 일으킬 겁니다.
249
250
251 보장사항
252 --------
253
254 CPU 에게 기대할 수 있는 최소한의 보장사항 몇가지가 있습니다:
255
256  (*) 어떤 CPU 든, 의존성이 존재하는 메모리 액세스들은 해당 CPU 자신에게
257      있어서는 순서대로 메모리 시스템에 수행 요청됩니다. 즉, 다음에 대해서:
258
259         Q = READ_ONCE(P); D = READ_ONCE(*Q);
260
261      CPU 는 다음과 같은 메모리 오퍼레이션 시퀀스를 수행 요청합니다:
262
263         Q = LOAD P, D = LOAD *Q
264
265      그리고 그 시퀀스 내에서의 순서는 항상 지켜집니다.  하지만, DEC Alpha 에서
266      READ_ONCE() 는 메모리 배리어 명령도 내게 되어 있어서, DEC Alpha CPU 는
267      다음과 같은 메모리 오퍼레이션들을 내놓게 됩니다:
268
269         Q = LOAD P, MEMORY_BARRIER, D = LOAD *Q, MEMORY_BARRIER
270
271      DEC Alpha 에서 수행되든 아니든, READ_ONCE() 는 컴파일러로부터의 악영향
272      또한 제거합니다.
273
274  (*) 특정 CPU 내에서 겹치는 영역의 메모리에 행해지는 로드와 스토어 들은 해당
275      CPU 안에서는 순서가 바뀌지 않은 것으로 보여집니다.  즉, 다음에 대해서:
276
277         a = READ_ONCE(*X); WRITE_ONCE(*X, b);
278
279      CPU 는 다음의 메모리 오퍼레이션 시퀀스만을 메모리에 요청할 겁니다:
280
281         a = LOAD *X, STORE *X = b
282
283      그리고 다음에 대해서는:
284
285         WRITE_ONCE(*X, c); d = READ_ONCE(*X);
286
287      CPU 는 다음의 수행 요청만을 만들어 냅니다:
288
289         STORE *X = c, d = LOAD *X
290
291      (로드 오퍼레이션과 스토어 오퍼레이션이 겹치는 메모리 영역에 대해
292      수행된다면 해당 오퍼레이션들은 겹친다고 표현됩니다).
293
294 그리고 _반드시_ 또는 _절대로_ 가정하거나 가정하지 말아야 하는 것들이 있습니다:
295
296  (*) 컴파일러가 READ_ONCE() 나 WRITE_ONCE() 로 보호되지 않은 메모리 액세스를
297      당신이 원하는 대로 할 것이라는 가정은 _절대로_ 해선 안됩니다.  그것들이
298      없다면, 컴파일러는 컴파일러 배리어 섹션에서 다루게 될, 모든 "창의적인"
299      변경들을 만들어낼 권한을 갖게 됩니다.
300
301  (*) 개별적인 로드와 스토어들이 주어진 순서대로 요청될 것이라는 가정은 _절대로_
302      하지 말아야 합니다.  이 말은 곧:
303
304         X = *A; Y = *B; *D = Z;
305
306      는 다음의 것들 중 어느 것으로든 만들어질 수 있다는 의미입니다:
307
308         X = LOAD *A,  Y = LOAD *B,  STORE *D = Z
309         X = LOAD *A,  STORE *D = Z, Y = LOAD *B
310         Y = LOAD *B,  X = LOAD *A,  STORE *D = Z
311         Y = LOAD *B,  STORE *D = Z, X = LOAD *A
312         STORE *D = Z, X = LOAD *A,  Y = LOAD *B
313         STORE *D = Z, Y = LOAD *B,  X = LOAD *A
314
315  (*) 겹치는 메모리 액세스들은 합쳐지거나 버려질 수 있음을 _반드시_ 가정해야
316      합니다.  다음의 코드는:
317
318         X = *A; Y = *(A + 4);
319
320      다음의 것들 중 뭐든 될 수 있습니다:
321
322         X = LOAD *A; Y = LOAD *(A + 4);
323         Y = LOAD *(A + 4); X = LOAD *A;
324         {X, Y} = LOAD {*A, *(A + 4) };
325
326      그리고:
327
328         *A = X; *(A + 4) = Y;
329
330      는 다음 중 뭐든 될 수 있습니다:
331
332         STORE *A = X; STORE *(A + 4) = Y;
333         STORE *(A + 4) = Y; STORE *A = X;
334         STORE {*A, *(A + 4) } = {X, Y};
335
336 그리고 보장사항에 반대되는 것들(anti-guarantees)이 있습니다:
337
338  (*) 이 보장사항들은 bitfield 에는 적용되지 않는데, 컴파일러들은 bitfield 를
339      수정하는 코드를 생성할 때 원자성 없는(non-atomic) 읽고-수정하고-쓰는
340      인스트럭션들의 조합을 만드는 경우가 많기 때문입니다.  병렬 알고리즘의
341      동기화에 bitfield 를 사용하려 하지 마십시오.
342
343  (*) bitfield 들이 여러 락으로 보호되는 경우라 하더라도, 하나의 bitfield 의
344      모든 필드들은 하나의 락으로 보호되어야 합니다.  만약 한 bitfield 의 두
345      필드가 서로 다른 락으로 보호된다면, 컴파일러의 원자성 없는
346      읽고-수정하고-쓰는 인스트럭션 조합은 한 필드에의 업데이트가 근처의
347      필드에도 영향을 끼치게 할 수 있습니다.
348
349  (*) 이 보장사항들은 적절하게 정렬되고 크기가 잡힌 스칼라 변수들에 대해서만
350      적용됩니다.  "적절하게 크기가 잡힌" 이라함은 현재로써는 "char", "short",
351      "int" 그리고 "long" 과 같은 크기의 변수들을 의미합니다.  "적절하게 정렬된"
352      은 자연스런 정렬을 의미하는데, 따라서 "char" 에 대해서는 아무 제약이 없고,
353      "short" 에 대해서는 2바이트 정렬을, "int" 에는 4바이트 정렬을, 그리고
354      "long" 에 대해서는 32-bit 시스템인지 64-bit 시스템인지에 따라 4바이트 또는
355      8바이트 정렬을 의미합니다.  이 보장사항들은 C11 표준에서 소개되었으므로,
356      C11 전의 오래된 컴파일러(예를 들어, gcc 4.6) 를 사용할 때엔 주의하시기
357      바랍니다.  표준에 이 보장사항들은 "memory location" 을 정의하는 3.14
358      섹션에 다음과 같이 설명되어 있습니다:
359      (역자: 인용문이므로 번역하지 않습니다)
360
361         memory location
362                 either an object of scalar type, or a maximal sequence
363                 of adjacent bit-fields all having nonzero width
364
365                 NOTE 1: Two threads of execution can update and access
366                 separate memory locations without interfering with
367                 each other.
368
369                 NOTE 2: A bit-field and an adjacent non-bit-field member
370                 are in separate memory locations. The same applies
371                 to two bit-fields, if one is declared inside a nested
372                 structure declaration and the other is not, or if the two
373                 are separated by a zero-length bit-field declaration,
374                 or if they are separated by a non-bit-field member
375                 declaration. It is not safe to concurrently update two
376                 bit-fields in the same structure if all members declared
377                 between them are also bit-fields, no matter what the
378                 sizes of those intervening bit-fields happen to be.
379
380
381 =========================
382 메모리 배리어란 무엇인가?
383 =========================
384
385 앞에서 봤듯이, 상호간 의존성이 없는 메모리 오퍼레이션들은 실제로는 무작위적
386 순서로 수행될 수 있으며, 이는 CPU 와 CPU 간의 상호작용이나 I/O 에 문제가 될 수
387 있습니다.  따라서 컴파일러와 CPU 가 순서를 바꾸는데 제약을 걸 수 있도록 개입할
388 수 있는 어떤 방법이 필요합니다.
389
390 메모리 배리어는 그런 개입 수단입니다.  메모리 배리어는 배리어를 사이에 둔 앞과
391 뒤 양측의 메모리 오퍼레이션들 간에 부분적 순서가 존재하도록 하는 효과를 줍니다.
392
393 시스템의 CPU 들과 여러 디바이스들은 성능을 올리기 위해 명령어 재배치, 실행
394 유예, 메모리 오퍼레이션들의 조합, 예측적 로드(speculative load), 브랜치
395 예측(speculative branch prediction), 다양한 종류의 캐싱(caching) 등의 다양한
396 트릭을 사용할 수 있기 때문에 이런 강제력은 중요합니다.  메모리 배리어들은 이런
397 트릭들을 무효로 하거나 억제하는 목적으로 사용되어져서 코드가 여러 CPU 와
398 디바이스들 간의 상호작용을 정상적으로 제어할 수 있게 해줍니다.
399
400
401 메모리 배리어의 종류
402 --------------------
403
404 메모리 배리어는 네개의 기본 타입으로 분류됩니다:
405
406  (1) 쓰기 (또는 스토어) 메모리 배리어.
407
408      쓰기 메모리 배리어는 시스템의 다른 컴포넌트들에 해당 배리어보다 앞서
409      명시된 모든 STORE 오퍼레이션들이 해당 배리어 뒤에 명시된 모든 STORE
410      오퍼레이션들보다 먼저 수행된 것으로 보일 것을 보장합니다.
411
412      쓰기 배리어는 스토어 오퍼레이션들에 대한 부분적 순서 세우기입니다; 로드
413      오퍼레이션들에 대해서는 어떤 영향도 끼치지 않습니다.
414
415      CPU 는 시간의 흐름에 따라 메모리 시스템에 일련의 스토어 오퍼레이션들을
416      하나씩 요청해 집어넣습니다.  쓰기 배리어 앞의 모든 스토어 오퍼레이션들은
417      쓰기 배리어 뒤의 모든 스토어 오퍼레이션들보다 _앞서_ 수행될 겁니다.
418
419      [!] 쓰기 배리어들은 읽기 또는 주소 의존성 배리어와 함께 짝을 맞춰
420      사용되어야만 함을 알아두세요; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
421
422
423  (2) 주소 의존성 배리어 (역사적).
424
425      주소 의존성 배리어는 읽기 배리어의 보다 완화된 형태입니다.  두개의 로드
426      오퍼레이션이 있고 두번째 것이 첫번째 것의 결과에 의존하고 있을 때(예:
427      두번째 로드가 참조할 주소를 첫번째 로드가 읽는 경우), 두번째 로드가 읽어올
428      데이터는 첫번째 로드에 의해 그 주소가 얻어진 뒤에 업데이트 됨을 보장하기
429      위해서 주소 의존성 배리어가 필요할 수 있습니다.
430
431      주소 의존성 배리어는 상호 의존적인 로드 오퍼레이션들 사이의 부분적 순서
432      세우기입니다; 스토어 오퍼레이션들이나 독립적인 로드들, 또는 중복되는
433      로드들에 대해서는 어떤 영향도 끼치지 않습니다.
434
435      (1) 에서 언급했듯이, 시스템의 CPU 들은 메모리 시스템에 일련의 스토어
436      오퍼레이션들을 던져 넣고 있으며, 거기에 관심이 있는 다른 CPU 는 그
437      오퍼레이션들을 메모리 시스템이 실행한 결과를 인지할 수 있습니다.  이처럼
438      다른 CPU 의 스토어 오퍼레이션의 결과에 관심을 두고 있는 CPU 가 수행 요청한
439      주소 의존성 배리어는, 배리어 앞의 어떤 로드 오퍼레이션이 다른 CPU 에서
440      던져 넣은 스토어 오퍼레이션과 같은 영역을 향했다면, 그런 스토어
441      오퍼레이션들이 만들어내는 결과가 주소 의존성 배리어 뒤의 로드
442      오퍼레이션들에게는 보일 것을 보장합니다.
443
444      이 순서 세우기 제약에 대한 그림을 보기 위해선 "메모리 배리어 시퀀스의 예"
445      서브섹션을 참고하시기 바랍니다.
446
447      [!] 첫번째 로드는 반드시 _주소_ 의존성을 가져야지 컨트롤 의존성을 가져야
448      하는게 아님을 알아두십시오.  만약 두번째 로드를 위한 주소가 첫번째 로드에
449      의존적이지만 그 의존성은 조건적이지 그 주소 자체를 가져오는게 아니라면,
450      그것은 _컨트롤_ 의존성이고, 이 경우에는 읽기 배리어나 그보다 강력한
451      무언가가 필요합니다.  더 자세한 내용을 위해서는 "컨트롤 의존성" 서브섹션을
452      참고하시기 바랍니다.
453
454      [!] 주소 의존성 배리어는 보통 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
455      합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
456
457      [!] 커널 v5.9 릴리즈에서 명시적 주소 의존성 배리어를 위한 커널 API 들이
458      삭제되었습니다.  오늘날에는 공유된 변수들의 로드를 표시하는 READ_ONCE() 나
459      rcu_dereference() 와 같은 API 들은 묵시적으로 주소 의존성 배리어를 제공합니다.
460
461
462  (3) 읽기 (또는 로드) 메모리 배리어.
463
464      읽기 배리어는 주소 의존성 배리어 기능의 보장사항에 더해서 배리어보다 앞서
465      명시된 모든 LOAD 오퍼레이션들이 배리어 뒤에 명시되는 모든 LOAD
466      오퍼레이션들보다 먼저 행해진 것으로 시스템의 다른 컴포넌트들에 보여질 것을
467      보장합니다.
468
469      읽기 배리어는 로드 오퍼레이션에 행해지는 부분적 순서 세우기입니다; 스토어
470      오퍼레이션에 대해서는 어떤 영향도 끼치지 않습니다.
471
472      읽기 메모리 배리어는 주소 의존성 배리어를 내장하므로 주소 의존성 배리어를
473      대신할 수 있습니다.
474
475      [!] 읽기 배리어는 일반적으로 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
476      합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
477
478
479  (4) 범용 메모리 배리어.
480
481      범용(general) 메모리 배리어는 배리어보다 앞서 명시된 모든 LOAD 와 STORE
482      오퍼레이션들이 배리어 뒤에 명시된 모든 LOAD 와 STORE 오퍼레이션들보다
483      먼저 수행된 것으로 시스템의 나머지 컴포넌트들에 보이게 됨을 보장합니다.
484
485      범용 메모리 배리어는 로드와 스토어 모두에 대한 부분적 순서 세우기입니다.
486
487      범용 메모리 배리어는 읽기 메모리 배리어, 쓰기 메모리 배리어 모두를
488      내장하므로, 두 배리어를 모두 대신할 수 있습니다.
489
490
491 그리고 두개의 명시적이지 않은 타입이 있습니다:
492
493  (5) ACQUIRE 오퍼레이션.
494
495      이 타입의 오퍼레이션은 단방향의 투과성 배리어처럼 동작합니다.  ACQUIRE
496      오퍼레이션 뒤의 모든 메모리 오퍼레이션들이 ACQUIRE 오퍼레이션 후에
497      일어난 것으로 시스템의 나머지 컴포넌트들에 보이게 될 것이 보장됩니다.
498      LOCK 오퍼레이션과 smp_load_acquire(), smp_cond_load_acquire() 오퍼레이션도
499      ACQUIRE 오퍼레이션에 포함됩니다.
500
501      ACQUIRE 오퍼레이션 앞의 메모리 오퍼레이션들은 ACQUIRE 오퍼레이션 완료 후에
502      수행된 것처럼 보일 수 있습니다.
503
504      ACQUIRE 오퍼레이션은 거의 항상 RELEASE 오퍼레이션과 짝을 지어 사용되어야
505      합니다.
506
507
508  (6) RELEASE 오퍼레이션.
509
510      이 타입의 오퍼레이션들도 단방향 투과성 배리어처럼 동작합니다.  RELEASE
511      오퍼레이션 앞의 모든 메모리 오퍼레이션들은 RELEASE 오퍼레이션 전에 완료된
512      것으로 시스템의 다른 컴포넌트들에 보여질 것이 보장됩니다.  UNLOCK 류의
513      오퍼레이션들과 smp_store_release() 오퍼레이션도 RELEASE 오퍼레이션의
514      일종입니다.
515
516      RELEASE 오퍼레이션 뒤의 메모리 오퍼레이션들은 RELEASE 오퍼레이션이
517      완료되기 전에 행해진 것처럼 보일 수 있습니다.
518
519      ACQUIRE 와 RELEASE 오퍼레이션의 사용은 일반적으로 다른 메모리 배리어의
520      필요성을 없앱니다.  또한, RELEASE+ACQUIRE 조합은 범용 메모리 배리어처럼
521      동작할 것을 보장하지 -않습니다-.  하지만, 어떤 변수에 대한 RELEASE
522      오퍼레이션을 앞서는 메모리 액세스들의 수행 결과는 이 RELEASE 오퍼레이션을
523      뒤이어 같은 변수에 대해 수행된 ACQUIRE 오퍼레이션을 뒤따르는 메모리
524      액세스에는 보여질 것이 보장됩니다.  다르게 말하자면, 주어진 변수의
525      크리티컬 섹션에서는, 해당 변수에 대한 앞의 크리티컬 섹션에서의 모든
526      액세스들이 완료되었을 것을 보장합니다.
527
528      즉, ACQUIRE 는 최소한의 "취득" 동작처럼, 그리고 RELEASE 는 최소한의 "공개"
529      처럼 동작한다는 의미입니다.
530
531 atomic_t.txt 에 설명된 어토믹 오퍼레이션들 중 일부는 완전히 순서잡힌 것들과
532 (배리어를 사용하지 않는) 완화된 순서의 것들 외에 ACQUIRE 와 RELEASE 부류의
533 것들도 존재합니다.  로드와 스토어를 모두 수행하는 조합된 어토믹 오퍼레이션에서,
534 ACQUIRE 는 해당 오퍼레이션의 로드 부분에만 적용되고 RELEASE 는 해당
535 오퍼레이션의 스토어 부분에만 적용됩니다.
536
537 메모리 배리어들은 두 CPU 간, 또는 CPU 와 디바이스 간에 상호작용의 가능성이 있을
538 때에만 필요합니다.  만약 어떤 코드에 그런 상호작용이 없을 것이 보장된다면, 해당
539 코드에서는 메모리 배리어를 사용할 필요가 없습니다.
540
541
542 이것들은 _최소한의_ 보장사항들임을 알아두세요.  다른 아키텍쳐에서는 더 강력한
543 보장사항을 제공할 수도 있습니다만, 그런 보장사항은 아키텍쳐 종속적 코드 이외의
544 부분에서는 신뢰되지 _않을_ 겁니다.
545
546
547 메모리 배리어에 대해 가정해선 안될 것
548 -------------------------------------
549
550 리눅스 커널 메모리 배리어들이 보장하지 않는 것들이 있습니다:
551
552  (*) 메모리 배리어 앞에서 명시된 어떤 메모리 액세스도 메모리 배리어 명령의 수행
553      완료 시점까지 _완료_ 될 것이란 보장은 없습니다; 배리어가 하는 일은 CPU 의
554      액세스 큐에 특정 타입의 액세스들은 넘을 수 없는 선을 긋는 것으로 생각될 수
555      있습니다.
556
557  (*) 한 CPU 에서 메모리 배리어를 수행하는게 시스템의 다른 CPU 나 하드웨어에
558      어떤 직접적인 영향을 끼친다는 보장은 존재하지 않습니다.  배리어 수행이
559      만드는 간접적 영향은 두번째 CPU 가 첫번째 CPU 의 액세스들의 결과를
560      바라보는 순서가 됩니다만, 다음 항목을 보세요:
561
562  (*) 첫번째 CPU 가 두번째 CPU 의 메모리 액세스들의 결과를 바라볼 때, _설령_
563      두번째 CPU 가 메모리 배리어를 사용한다 해도, 첫번째 CPU _또한_ 그에 맞는
564      메모리 배리어를 사용하지 않는다면 ("SMP 배리어 짝맞추기" 서브섹션을
565      참고하세요) 그 결과가 올바른 순서로 보여진다는 보장은 없습니다.
566
567  (*) CPU 바깥의 하드웨어[*] 가 메모리 액세스들의 순서를 바꾸지 않는다는 보장은
568      존재하지 않습니다.  CPU 캐시 일관성 메커니즘은 메모리 배리어의 간접적
569      영향을 CPU 사이에 전파하긴 하지만, 순서대로 전파하지는 않을 수 있습니다.
570
571         [*] 버스 마스터링 DMA 와 일관성에 대해서는 다음을 참고하시기 바랍니다:
572
573             Documentation/driver-api/pci/pci.rst
574             Documentation/core-api/dma-api-howto.rst
575             Documentation/core-api/dma-api.rst
576
577
578 주소 의존성 배리어 (역사적)
579 ---------------------------
580
581 리눅스 커널 v4.15 기준으로, smp_mb() 가 DEC Alpha 용 READ_ONCE() 코드에
582 추가되었는데, 이는 이 섹션에 주의를 기울여야 하는 사람들은 DEC Alpha 아키텍쳐
583 전용 코드를 만드는 사람들과 READ_ONCE() 자체를 만드는 사람들 뿐임을 의미합니다.
584 그런 분들을 위해, 그리고 역사에 관심 있는 분들을 위해, 여기 주소 의존성
585 배리어에 대한 이야기를 적습니다.
586
587 [!] 주소 의존성은 로드에서 로드로와 로드에서 스토어로의 관계들 모두에서
588 나타나지만, 주소 의존성 배리어는 로드에서 스토어로의 상황에서는 필요하지
589 않습니다.
590
591 주소 의존성 배리어의 사용에 있어 지켜야 하는 사항들은 약간 미묘하고, 데이터
592 의존성 배리어가 사용되어야 하는 상황도 항상 명백하지는 않습니다.  설명을 위해
593 다음의 이벤트 시퀀스를 생각해 봅시다:
594
595         CPU 1                 CPU 2
596         ===============       ===============
597         { A == 1, B == 2, C == 3, P == &A, Q == &C }
598         B = 4;
599         <쓰기 배리어>
600         WRITE_ONCE(P, &B)
601                               Q = READ_ONCE_OLD(P);
602                               D = *Q;
603
604 [!] READ_ONCE_OLD() 는 4.15 커널 전의 버전에서의, 주소 의존성 배리어를 내포하지
605 않는 READ_ONCE() 에 해당합니다.
606
607 여기엔 분명한 주소 의존성이 존재하므로, 이 시퀀스가 끝났을 때 Q 는 &A 또는 &B
608 일 것이고, 따라서:
609
610         (Q == &A) 는 (D == 1) 를,
611         (Q == &B) 는 (D == 4) 를 의미합니다.
612
613 하지만!  CPU 2 는 B 의 업데이트를 인식하기 전에 P 의 업데이트를 인식할 수 있고,
614 따라서 다음의 결과가 가능합니다:
615
616         (Q == &B) and (D == 2) ????
617
618 이런 결과는 일관성이나 인과 관계 유지가 실패한 것처럼 보일 수도 있겠지만,
619 그렇지 않습니다, 그리고 이 현상은 (DEC Alpha 와 같은) 여러 CPU 에서 실제로
620 발견될 수 있습니다.
621
622 이 문제 상황을 제대로 해결하기 위해, READ_ONCE() 는 커널 v4.15 릴리즈 부터
623 묵시적 주소 의존성 배리어를 제공합니다:
624
625         CPU 1                 CPU 2
626         ===============       ===============
627         { A == 1, B == 2, C == 3, P == &A, Q == &C }
628         B = 4;
629         <쓰기 배리어>
630         WRITE_ONCE(P, &B);
631                               Q = READ_ONCE(P);
632                               <묵시적 주소 의존성 배리어>
633                               D = *Q;
634
635 이 변경은 앞의 처음 두가지 결과 중 하나만이 발생할 수 있고, 세번째의 결과는
636 발생할 수 없도록 합니다.
637
638
639 [!] 이 상당히 반직관적인 상황은 분리된 캐시를 가지는 기계들에서 가장 잘
640 발생하는데, 예를 들면 한 캐시 뱅크는 짝수 번호의 캐시 라인들을 처리하고, 다른
641 뱅크는 홀수 번호의 캐시 라인들을 처리하는 경우임을 알아두시기 바랍니다.  포인터
642 P 는 짝수 번호 캐시 라인에 저장되어 있고, 변수 B 는 홀수 번호 캐시 라인에
643 저장되어 있을 수 있습니다.  여기서 값을 읽어오는 CPU 의 캐시의 홀수 번호 처리
644 뱅크는 열심히 일감을 처리중인 반면 홀수 번호 처리 뱅크는 할 일 없이 한가한
645 중이라면 포인터 P (&B) 의 새로운 값과 변수 B 의 기존 값 (2) 를 볼 수 있습니다.
646
647
648 의존적 쓰기들의 순서를 맞추는데에는 주소 의존성 배리어가 필요치 않은데, 이는
649 리눅스 커널이 지원하는 CPU 들은 (1) 쓰기가 정말로 일어날지, (2) 쓰기가 어디에
650 이루어질지, 그리고 (3) 쓰여질 값을 확실히 알기 전까지는 쓰기를 수행하지 않기
651 때문입니다.  하지만 "컨트롤 의존성" 섹션과
652 Documentation/RCU/rcu_dereference.rst 파일을 주의 깊게 읽어 주시기 바랍니다:
653 컴파일러는 매우 창의적인 많은 방법으로 종속성을 깰 수 있습니다.
654
655         CPU 1                 CPU 2
656         ===============       ===============
657         { A == 1, B == 2, C = 3, P == &A, Q == &C }
658         B = 4;
659         <쓰기 배리어>
660         WRITE_ONCE(P, &B);
661                               Q = READ_ONCE_OLD(P);
662                               WRITE_ONCE(*Q, 5);
663
664 따라서, Q 로의 읽기와 *Q 로의 쓰기 사이에는 주소 의존성 배리어가 필요치
665 않습니다.  달리 말하면, 오늘날의 READ_ONCE() 의 묵시적 주소 의존성 배리어가
666 없더라도 다음 결과는 생기지 않습니다:
667
668         (Q == &B) && (B == 4)
669
670 이런 패턴은 드물게 사용되어야 함을 알아 두시기 바랍니다.  무엇보다도, 의존성
671 순서 규칙의 의도는 쓰기 작업을 -예방- 해서 그로 인해 발생하는 비싼 캐시 미스도
672 없애려는 것입니다.  이 패턴은 드물게 발생하는 에러 조건 같은것들을 기록하는데
673 사용될 수 있으며, CPU의 자연적인 순서 보장이 그런 기록들을 사라지지 않게
674 해줍니다.
675
676
677 주소 의존성에 의해 제공되는 이 순서규칙은 이를 포함하고 있는 CPU 에
678 지역적임을 알아두시기 바랍니다.  더 많은 정보를 위해선 "Multicopy 원자성"
679 섹션을 참고하세요.
680
681
682 주소 의존성 배리어는 매우 중요한데, 예를 들어 RCU 시스템에서 그렇습니다.
683 include/linux/rcupdate.h 의 rcu_assign_pointer() 와 rcu_dereference() 를
684 참고하세요.  이것들은 RCU 로 관리되는 포인터의 타겟을 현재 타겟에서 수정된
685 새로운 타겟으로 바꾸는 작업에서 새로 수정된 타겟이 초기화가 완료되지 않은 채로
686 보여지는 일이 일어나지 않게 해줍니다.
687
688 더 많은 예를 위해선 "캐시 일관성" 서브섹션을 참고하세요.
689
690
691 컨트롤 의존성
692 -------------
693
694 현재의 컴파일러들은 컨트롤 의존성을 이해하고 있지 않기 때문에 컨트롤 의존성은
695 약간 다루기 어려울 수 있습니다.  이 섹션의 목적은 여러분이 컴파일러의 무시로
696 인해 여러분의 코드가 망가지는 걸 막을 수 있도록 돕는겁니다.
697
698 로드-로드 컨트롤 의존성은 (묵시적인) 주소 의존성 배리어만으로는 정확히 동작할
699 수가 없어서 읽기 메모리 배리어를 필요로 합니다.  아래의 코드를 봅시다:
700
701         q = READ_ONCE(a);
702         <묵시적 주소 의존성 배리어>
703         if (q) {
704                 /* BUG: No address dependency!!! */
705                 p = READ_ONCE(b);
706         }
707
708 이 코드는 원하는 대로의 효과를 내지 못할 수 있는데, 이 코드에는 주소 의존성이
709 아니라 컨트롤 의존성이 존재하기 때문으로, 이런 상황에서 CPU 는 실행 속도를 더
710 빠르게 하기 위해 분기 조건의 결과를 예측하고 코드를 재배치 할 수 있어서 다른
711 CPU 는 b 로부터의 로드 오퍼레이션이 a 로부터의 로드 오퍼레이션보다 먼저 발생한
712 걸로 인식할 수 있습니다.  여기에 정말로 필요했던 건 다음과 같습니다:
713
714         q = READ_ONCE(a);
715         if (q) {
716                 <읽기 배리어>
717                 p = READ_ONCE(b);
718         }
719
720 하지만, 스토어 오퍼레이션은 예측적으로 수행되지 않습니다.  즉, 다음 예에서와
721 같이 로드-스토어 컨트롤 의존성이 존재하는 경우에는 순서가 -지켜진다-는
722 의미입니다.
723
724         q = READ_ONCE(a);
725         if (q) {
726                 WRITE_ONCE(b, 1);
727         }
728
729 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다.  그렇다곤
730 하나, READ_ONCE() 도 WRITE_ONCE() 도 선택사항이 아니라 필수사항임을 부디
731 명심하세요!  READ_ONCE() 가 없다면, 컴파일러는 'a' 로부터의 로드를 'a' 로부터의
732 또다른 로드와 조합할 수 있습니다.  WRITE_ONCE() 가 없다면, 컴파일러는 'b' 로의
733 스토어를 'b' 로의 또라느 스토어들과 조합할 수 있습니다.  두 경우 모두 순서에
734 있어 상당히 비직관적인 결과를 초래할 수 있습니다.
735
736 이걸로 끝이 아닌게, 컴파일러가 변수 'a' 의 값이 항상 0이 아니라고 증명할 수
737 있다면, 앞의 예에서 "if" 문을 없애서 다음과 같이 최적화 할 수도 있습니다:
738
739         q = a;
740         b = 1;  /* BUG: Compiler and CPU can both reorder!!! */
741
742 그러니 READ_ONCE() 를 반드시 사용하세요.
743
744 다음과 같이 "if" 문의 양갈래 브랜치에 모두 존재하는 동일한 스토어에 대해 순서를
745 강제하고 싶은 경우가 있을 수 있습니다:
746
747         q = READ_ONCE(a);
748         if (q) {
749                 barrier();
750                 WRITE_ONCE(b, 1);
751                 do_something();
752         } else {
753                 barrier();
754                 WRITE_ONCE(b, 1);
755                 do_something_else();
756         }
757
758 안타깝게도, 현재의 컴파일러들은 높은 최적화 레벨에서는 이걸 다음과 같이
759 바꿔버립니다:
760
761         q = READ_ONCE(a);
762         barrier();
763         WRITE_ONCE(b, 1);  /* BUG: No ordering vs. load from a!!! */
764         if (q) {
765                 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
766                 do_something();
767         } else {
768                 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
769                 do_something_else();
770         }
771
772 이제 'a' 에서의 로드와 'b' 로의 스토어 사이에는 조건적 관계가 없기 때문에 CPU
773 는 이들의 순서를 바꿀 수 있게 됩니다: 이런 경우에 조건적 관계는 반드시
774 필요한데, 모든 컴파일러 최적화가 이루어지고 난 후의 어셈블리 코드에서도
775 마찬가지입니다.  따라서, 이 예에서 순서를 지키기 위해서는 smp_store_release()
776 와 같은 명시적 메모리 배리어가 필요합니다:
777
778         q = READ_ONCE(a);
779         if (q) {
780                 smp_store_release(&b, 1);
781                 do_something();
782         } else {
783                 smp_store_release(&b, 1);
784                 do_something_else();
785         }
786
787 반면에 명시적 메모리 배리어가 없다면, 이런 경우의 순서는 스토어 오퍼레이션들이
788 서로 다를 때에만 보장되는데, 예를 들면 다음과 같은 경우입니다:
789
790         q = READ_ONCE(a);
791         if (q) {
792                 WRITE_ONCE(b, 1);
793                 do_something();
794         } else {
795                 WRITE_ONCE(b, 2);
796                 do_something_else();
797         }
798
799 처음의 READ_ONCE() 는 컴파일러가 'a' 의 값을 증명해내는 것을 막기 위해 여전히
800 필요합니다.
801
802 또한, 로컬 변수 'q' 를 가지고 하는 일에 대해 주의해야 하는데, 그러지 않으면
803 컴파일러는 그 값을 추측하고 또다시 필요한 조건관계를 없애버릴 수 있습니다.
804 예를 들면:
805
806         q = READ_ONCE(a);
807         if (q % MAX) {
808                 WRITE_ONCE(b, 1);
809                 do_something();
810         } else {
811                 WRITE_ONCE(b, 2);
812                 do_something_else();
813         }
814
815 만약 MAX 가 1 로 정의된 상수라면, 컴파일러는 (q % MAX) 는 0이란 것을 알아채고,
816 위의 코드를 아래와 같이 바꿔버릴 수 있습니다:
817
818         q = READ_ONCE(a);
819         WRITE_ONCE(b, 2);
820         do_something_else();
821
822 이렇게 되면, CPU 는 변수 'a' 로부터의 로드와 변수 'b' 로의 스토어 사이의 순서를
823 지켜줄 필요가 없어집니다.  barrier() 를 추가해 해결해 보고 싶겠지만, 그건
824 도움이 안됩니다.  조건 관계는 사라졌고, barrier() 는 이를 되돌리지 못합니다.
825 따라서, 이 순서를 지켜야 한다면, MAX 가 1 보다 크다는 것을, 다음과 같은 방법을
826 사용해 분명히 해야 합니다:
827
828         q = READ_ONCE(a);
829         BUILD_BUG_ON(MAX <= 1); /* Order load from a with store to b. */
830         if (q % MAX) {
831                 WRITE_ONCE(b, 1);
832                 do_something();
833         } else {
834                 WRITE_ONCE(b, 2);
835                 do_something_else();
836         }
837
838 'b' 로의 스토어들은 여전히 서로 다름을 알아두세요.  만약 그것들이 동일하면,
839 앞에서 이야기했듯, 컴파일러가 그 스토어 오퍼레이션들을 'if' 문 바깥으로
840 끄집어낼 수 있습니다.
841
842 또한 이진 조건문 평가에 너무 의존하지 않도록 조심해야 합니다.  다음의 예를
843 봅시다:
844
845         q = READ_ONCE(a);
846         if (q || 1 > 0)
847                 WRITE_ONCE(b, 1);
848
849 첫번째 조건만으로는 브랜치 조건 전체를 거짓으로 만들 수 없고 두번째 조건은 항상
850 참이기 때문에, 컴파일러는 이 예를 다음과 같이 바꿔서 컨트롤 의존성을 없애버릴
851 수 있습니다:
852
853         q = READ_ONCE(a);
854         WRITE_ONCE(b, 1);
855
856 이 예는 컴파일러가 코드를 추측으로 수정할 수 없도록 분명히 해야 한다는 점을
857 강조합니다.  조금 더 일반적으로 말해서, READ_ONCE() 는 컴파일러에게 주어진 로드
858 오퍼레이션을 위한 코드를 정말로 만들도록 하지만, 컴파일러가 그렇게 만들어진
859 코드의 수행 결과를 사용하도록 강제하지는 않습니다.
860
861 또한, 컨트롤 의존성은 if 문의 then 절과 else 절에 대해서만 적용됩니다.  상세히
862 말해서, 컨트롤 의존성은 if 문을 뒤따르는 코드에는 적용되지 않습니다:
863
864         q = READ_ONCE(a);
865         if (q) {
866                 WRITE_ONCE(b, 1);
867         } else {
868                 WRITE_ONCE(b, 2);
869         }
870         WRITE_ONCE(c, 1);  /* BUG: No ordering against the read from 'a'. */
871
872 컴파일러는 volatile 타입에 대한 액세스를 재배치 할 수 없고 이 조건 하의 'b'
873 로의 쓰기를 재배치 할 수 없기 때문에 여기에 순서 규칙이 존재한다고 주장하고
874 싶을 겁니다.  불행히도 이 경우에, 컴파일러는 다음의 가상의 pseudo-assembly 언어
875 코드처럼 'b' 로의 두개의 쓰기 오퍼레이션을 conditional-move 인스트럭션으로
876 번역할 수 있습니다:
877
878         ld r1,a
879         cmp r1,$0
880         cmov,ne r4,$1
881         cmov,eq r4,$2
882         st r4,b
883         st $1,c
884
885 완화된 순서 규칙의 CPU 는 'a' 로부터의 로드와 'c' 로의 스토어 사이에 어떤
886 종류의 의존성도 갖지 않을 겁니다.  이 컨트롤 의존성은 두개의 cmov 인스트럭션과
887 거기에 의존하는 스토어 에게만 적용될 겁니다.  짧게 말하자면, 컨트롤 의존성은
888 주어진 if 문의 then 절과 else 절에게만 (그리고 이 두 절 내에서 호출되는
889 함수들에게까지) 적용되지, 이 if 문을 뒤따르는 코드에는 적용되지 않습니다.
890
891
892 컨트롤 의존성에 의해 제공되는 이 순서규칙은 이를 포함하고 있는 CPU 에
893 지역적입니다.  더 많은 정보를 위해선 "Multicopy 원자성" 섹션을 참고하세요.
894
895
896 요약하자면:
897
898   (*) 컨트롤 의존성은 앞의 로드들을 뒤의 스토어들에 대해 순서를 맞춰줍니다.
899       하지만, 그 외의 어떤 순서도 보장하지 -않습니다-: 앞의 로드와 뒤의 로드들
900       사이에도, 앞의 스토어와 뒤의 스토어들 사이에도요.  이런 다른 형태의
901       순서가 필요하다면 smp_rmb() 나 smp_wmb()를, 또는, 앞의 스토어들과 뒤의
902       로드들 사이의 순서를 위해서는 smp_mb() 를 사용하세요.
903
904   (*) "if" 문의 양갈래 브랜치가 같은 변수에의 동일한 스토어로 시작한다면, 그
905       스토어들은 각 스토어 앞에 smp_mb() 를 넣거나 smp_store_release() 를
906       사용해서 스토어를 하는 식으로 순서를 맞춰줘야 합니다.  이 문제를 해결하기
907       위해 "if" 문의 양갈래 브랜치의 시작 지점에 barrier() 를 넣는 것만으로는
908       충분한 해결이 되지 않는데, 이는 앞의 예에서 본것과 같이, 컴파일러의
909       최적화는 barrier() 가 의미하는 바를 지키면서도 컨트롤 의존성을 손상시킬
910       수 있기 때문이라는 점을 부디 알아두시기 바랍니다.
911
912   (*) 컨트롤 의존성은 앞의 로드와 뒤의 스토어 사이에 최소 하나의, 실행
913       시점에서의 조건관계를 필요로 하며, 이 조건관계는 앞의 로드와 관계되어야
914       합니다.  만약 컴파일러가 조건 관계를 최적화로 없앨수 있다면, 순서도
915       최적화로 없애버렸을 겁니다.  READ_ONCE() 와 WRITE_ONCE() 의 주의 깊은
916       사용은 주어진 조건 관계를 유지하는데 도움이 될 수 있습니다.
917
918   (*) 컨트롤 의존성을 위해선 컴파일러가 조건관계를 없애버리는 것을 막아야
919       합니다.  주의 깊은 READ_ONCE() 나 atomic{,64}_read() 의 사용이 컨트롤
920       의존성이 사라지지 않게 하는데 도움을 줄 수 있습니다.  더 많은 정보를
921       위해선 "컴파일러 배리어" 섹션을 참고하시기 바랍니다.
922
923   (*) 컨트롤 의존성은 컨트롤 의존성을 갖는 if 문의 then 절과 else 절과 이 두 절
924       내에서 호출되는 함수들에만 적용됩니다.  컨트롤 의존성은 컨트롤 의존성을
925       갖는 if 문을 뒤따르는 코드에는 적용되지 -않습니다-.
926
927   (*) 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다.
928
929   (*) 컨트롤 의존성은 multicopy 원자성을 제공하지 -않습니다-.  모든 CPU 들이
930       특정 스토어를 동시에 보길 원한다면, smp_mb() 를 사용하세요.
931
932   (*) 컴파일러는 컨트롤 의존성을 이해하고 있지 않습니다.  따라서 컴파일러가
933       여러분의 코드를 망가뜨리지 않도록 하는건 여러분이 해야 하는 일입니다.
934
935
936 SMP 배리어 짝맞추기
937 --------------------
938
939 CPU 간 상호작용을 다룰 때에 일부 타입의 메모리 배리어는 항상 짝을 맞춰
940 사용되어야 합니다.  적절하게 짝을 맞추지 않은 코드는 사실상 에러에 가깝습니다.
941
942 범용 배리어들은 범용 배리어끼리도 짝을 맞추지만 multicopy 원자성이 없는
943 대부분의 다른 타입의 배리어들과도 짝을 맞춥니다.  ACQUIRE 배리어는 RELEASE
944 배리어와 짝을 맞춥니다만, 둘 다 범용 배리어를 포함해 다른 배리어들과도 짝을
945 맞출 수 있습니다.  쓰기 배리어는 주소 의존성 배리어나 컨트롤 의존성, ACQUIRE
946 배리어, RELEASE 배리어, 읽기 배리어, 또는 범용 배리어와 짝을 맞춥니다.
947 비슷하게 읽기 배리어나 컨트롤 의존성, 또는 주소 의존성 배리어는 쓰기 배리어나
948 ACQUIRE 배리어, RELEASE 배리어, 또는 범용 배리어와 짝을 맞추는데, 다음과
949 같습니다:
950
951         CPU 1                 CPU 2
952         ===============       ===============
953         WRITE_ONCE(a, 1);
954         <쓰기 배리어>
955         WRITE_ONCE(b, 2);     x = READ_ONCE(b);
956                               <읽기 배리어>
957                               y = READ_ONCE(a);
958
959 또는:
960
961         CPU 1                 CPU 2
962         ===============       ===============================
963         a = 1;
964         <쓰기 배리어>
965         WRITE_ONCE(b, &a);    x = READ_ONCE(b);
966                               <묵시적 주소 의존성 배리어>
967                               y = *x;
968
969 또는:
970
971         CPU 1                 CPU 2
972         ===============       ===============================
973         r1 = READ_ONCE(y);
974         <범용 배리어>
975         WRITE_ONCE(x, 1);     if (r2 = READ_ONCE(x)) {
976                                  <묵시적 컨트롤 의존성>
977                                  WRITE_ONCE(y, 1);
978                               }
979
980         assert(r1 == 0 || r2 == 0);
981
982 기본적으로, 여기서의 읽기 배리어는 "더 완화된" 타입일 순 있어도 항상 존재해야
983 합니다.
984
985 [!] 쓰기 배리어 앞의 스토어 오퍼레이션은 일반적으로 읽기 배리어나 주소 의존성
986 배리어 뒤의 로드 오퍼레이션과 매치될 것이고, 반대도 마찬가지입니다:
987
988         CPU 1                               CPU 2
989         ===================                 ===================
990         WRITE_ONCE(a, 1);    }----   --->{  v = READ_ONCE(c);
991         WRITE_ONCE(b, 2);    }    \ /    {  w = READ_ONCE(d);
992         <쓰기 배리어>              \        <읽기 배리어>
993         WRITE_ONCE(c, 3);    }    / \    {  x = READ_ONCE(a);
994         WRITE_ONCE(d, 4);    }----   --->{  y = READ_ONCE(b);
995
996
997 메모리 배리어 시퀀스의 예
998 -------------------------
999
1000 첫째, 쓰기 배리어는 스토어 오퍼레이션들의 부분적 순서 세우기로 동작합니다.
1001 아래의 이벤트 시퀀스를 보세요:
1002
1003         CPU 1
1004         =======================
1005         STORE A = 1
1006         STORE B = 2
1007         STORE C = 3
1008         <쓰기 배리어>
1009         STORE D = 4
1010         STORE E = 5
1011
1012 이 이벤트 시퀀스는 메모리 일관성 시스템에 원소끼리의 순서가 존재하지 않는 집합
1013 { STORE A, STORE B, STORE C } 가 역시 원소끼리의 순서가 존재하지 않는 집합
1014 { STORE D, STORE E } 보다 먼저 일어난 것으로 시스템의 나머지 요소들에 보이도록
1015 전달됩니다:
1016
1017         +-------+       :      :
1018         |       |       +------+
1019         |       |------>| C=3  |     }     /\
1020         |       |  :    +------+     }-----  \  -----> 시스템의 나머지 요소에
1021         |       |  :    | A=1  |     }        \/       보여질 수 있는 이벤트들
1022         |       |  :    +------+     }
1023         | CPU 1 |  :    | B=2  |     }
1024         |       |       +------+     }
1025         |       |   wwwwwwwwwwwwwwww }   <--- 여기서 쓰기 배리어는 배리어 앞의
1026         |       |       +------+     }        모든 스토어가 배리어 뒤의 스토어
1027         |       |  :    | E=5  |     }        전에 메모리 시스템에 전달되도록
1028         |       |  :    +------+     }        합니다
1029         |       |------>| D=4  |     }
1030         |       |       +------+
1031         +-------+       :      :
1032                            |
1033                            | CPU 1 에 의해 메모리 시스템에 전달되는
1034                            | 일련의 스토어 오퍼레이션들
1035                            V
1036
1037
1038 둘째, 주소 의존성 배리어는 데이터 의존적 로드 오퍼레이션들의 부분적 순서
1039 세우기로 동작합니다.  다음 일련의 이벤트들을 보세요:
1040
1041         CPU 1                   CPU 2
1042         ======================= =======================
1043                 { B = 7; X = 9; Y = 8; C = &Y }
1044         STORE A = 1
1045         STORE B = 2
1046         <쓰기 배리어>
1047         STORE C = &B            LOAD X
1048         STORE D = 4             LOAD C (gets &B)
1049                                 LOAD *C (reads B)
1050
1051 여기에 별다른 개입이 없다면, CPU 1 의 쓰기 배리어에도 불구하고 CPU 2 는 CPU 1
1052 의 이벤트들을 완전히 무작위적 순서로 인지하게 됩니다:
1053
1054         +-------+       :      :                :       :
1055         |       |       +------+                +-------+  | CPU 2 에 인지되는
1056         |       |------>| B=2  |-----       --->| Y->8  |  | 업데이트 이벤트
1057         |       |  :    +------+     \          +-------+  | 시퀀스
1058         | CPU 1 |  :    | A=1  |      \     --->| C->&Y |  V
1059         |       |       +------+       |        +-------+
1060         |       |   wwwwwwwwwwwwwwww   |        :       :
1061         |       |       +------+       |        :       :
1062         |       |  :    | C=&B |---    |        :       :       +-------+
1063         |       |  :    +------+   \   |        +-------+       |       |
1064         |       |------>| D=4  |    ----------->| C->&B |------>|       |
1065         |       |       +------+       |        +-------+       |       |
1066         +-------+       :      :       |        :       :       |       |
1067                                        |        :       :       |       |
1068                                        |        :       :       | CPU 2 |
1069                                        |        +-------+       |       |
1070             분명히 잘못된        --->  |        | B->7  |------>|       |
1071             B 의 값 인지 (!)           |        +-------+       |       |
1072                                        |        :       :       |       |
1073                                        |        +-------+       |       |
1074             X 의 로드가 B 의    --->    \       | X->9  |------>|       |
1075             일관성 유지를                \      +-------+       |       |
1076             지연시킴                      ----->| B->2  |       +-------+
1077                                                 +-------+
1078                                                 :       :
1079
1080
1081 앞의 예에서, CPU 2 는 (B 의 값이 될) *C 의 값 읽기가 C 의 LOAD 뒤에 이어짐에도
1082 B 가 7 이라는 결과를 얻습니다.
1083
1084 하지만, 만약 주소 의존성 배리어가 C 의 로드와 *C (즉, B) 의 로드 사이에
1085 있었다면:
1086
1087         CPU 1                   CPU 2
1088         ======================= =======================
1089                 { B = 7; X = 9; Y = 8; C = &Y }
1090         STORE A = 1
1091         STORE B = 2
1092         <쓰기 배리어>
1093         STORE C = &B            LOAD X
1094         STORE D = 4             LOAD C (gets &B)
1095                                 <주소 의존성 배리어>
1096                                 LOAD *C (reads B)
1097
1098 다음과 같이 됩니다:
1099
1100         +-------+       :      :                :       :
1101         |       |       +------+                +-------+
1102         |       |------>| B=2  |-----       --->| Y->8  |
1103         |       |  :    +------+     \          +-------+
1104         | CPU 1 |  :    | A=1  |      \     --->| C->&Y |
1105         |       |       +------+       |        +-------+
1106         |       |   wwwwwwwwwwwwwwww   |        :       :
1107         |       |       +------+       |        :       :
1108         |       |  :    | C=&B |---    |        :       :       +-------+
1109         |       |  :    +------+   \   |        +-------+       |       |
1110         |       |------>| D=4  |    ----------->| C->&B |------>|       |
1111         |       |       +------+       |        +-------+       |       |
1112         +-------+       :      :       |        :       :       |       |
1113                                        |        :       :       |       |
1114                                        |        :       :       | CPU 2 |
1115                                        |        +-------+       |       |
1116                                        |        | X->9  |------>|       |
1117                                        |        +-------+       |       |
1118           C 로의 스토어 앞의     --->   \   aaaaaaaaaaaaaaaaa   |       |
1119           모든 이벤트 결과가             \      +-------+       |       |
1120           뒤의 로드에게                   ----->| B->2  |------>|       |
1121           보이게 강제한다                       +-------+       |       |
1122                                                 :       :       +-------+
1123
1124
1125 셋째, 읽기 배리어는 로드 오퍼레이션들에의 부분적 순서 세우기로 동작합니다.
1126 아래의 일련의 이벤트를 봅시다:
1127
1128         CPU 1                   CPU 2
1129         ======================= =======================
1130                 { A = 0, B = 9 }
1131         STORE A=1
1132         <쓰기 배리어>
1133         STORE B=2
1134                                 LOAD B
1135                                 LOAD A
1136
1137 CPU 1 은 쓰기 배리어를 쳤지만, 별다른 개입이 없다면 CPU 2 는 CPU 1 에서 행해진
1138 이벤트의 결과를 무작위적 순서로 인지하게 됩니다.
1139
1140         +-------+       :      :                :       :
1141         |       |       +------+                +-------+
1142         |       |------>| A=1  |------      --->| A->0  |
1143         |       |       +------+      \         +-------+
1144         | CPU 1 |   wwwwwwwwwwwwwwww   \    --->| B->9  |
1145         |       |       +------+        |       +-------+
1146         |       |------>| B=2  |---     |       :       :
1147         |       |       +------+   \    |       :       :       +-------+
1148         +-------+       :      :    \   |       +-------+       |       |
1149                                      ---------->| B->2  |------>|       |
1150                                         |       +-------+       | CPU 2 |
1151                                         |       | A->0  |------>|       |
1152                                         |       +-------+       |       |
1153                                         |       :       :       +-------+
1154                                          \      :       :
1155                                           \     +-------+
1156                                            ---->| A->1  |
1157                                                 +-------+
1158                                                 :       :
1159
1160
1161 하지만, 만약 읽기 배리어가 B 의 로드와 A 의 로드 사이에 존재한다면:
1162
1163         CPU 1                   CPU 2
1164         ======================= =======================
1165                 { A = 0, B = 9 }
1166         STORE A=1
1167         <쓰기 배리어>
1168         STORE B=2
1169                                 LOAD B
1170                                 <읽기 배리어>
1171                                 LOAD A
1172
1173 CPU 1 에 의해 만들어진 부분적 순서가 CPU 2 에도 그대로 인지됩니다:
1174
1175         +-------+       :      :                :       :
1176         |       |       +------+                +-------+
1177         |       |------>| A=1  |------      --->| A->0  |
1178         |       |       +------+      \         +-------+
1179         | CPU 1 |   wwwwwwwwwwwwwwww   \    --->| B->9  |
1180         |       |       +------+        |       +-------+
1181         |       |------>| B=2  |---     |       :       :
1182         |       |       +------+   \    |       :       :       +-------+
1183         +-------+       :      :    \   |       +-------+       |       |
1184                                      ---------->| B->2  |------>|       |
1185                                         |       +-------+       | CPU 2 |
1186                                         |       :       :       |       |
1187                                         |       :       :       |       |
1188           여기서 읽기 배리어는   ---->   \  rrrrrrrrrrrrrrrrr   |       |
1189           B 로의 스토어 전의              \     +-------+       |       |
1190           모든 결과를 CPU 2 에             ---->| A->1  |------>|       |
1191           보이도록 한다                         +-------+       |       |
1192                                                 :       :       +-------+
1193
1194
1195 더 완벽한 설명을 위해, A 의 로드가 읽기 배리어 앞과 뒤에 있으면 어떻게 될지
1196 생각해 봅시다:
1197
1198         CPU 1                   CPU 2
1199         ======================= =======================
1200                 { A = 0, B = 9 }
1201         STORE A=1
1202         <쓰기 배리어>
1203         STORE B=2
1204                                 LOAD B
1205                                 LOAD A [first load of A]
1206                                 <읽기 배리어>
1207                                 LOAD A [second load of A]
1208
1209 A 의 로드 두개가 모두 B 의 로드 뒤에 있지만, 서로 다른 값을 얻어올 수
1210 있습니다:
1211
1212         +-------+       :      :                :       :
1213         |       |       +------+                +-------+
1214         |       |------>| A=1  |------      --->| A->0  |
1215         |       |       +------+      \         +-------+
1216         | CPU 1 |   wwwwwwwwwwwwwwww   \    --->| B->9  |
1217         |       |       +------+        |       +-------+
1218         |       |------>| B=2  |---     |       :       :
1219         |       |       +------+   \    |       :       :       +-------+
1220         +-------+       :      :    \   |       +-------+       |       |
1221                                      ---------->| B->2  |------>|       |
1222                                         |       +-------+       | CPU 2 |
1223                                         |       :       :       |       |
1224                                         |       :       :       |       |
1225                                         |       +-------+       |       |
1226                                         |       | A->0  |------>| 1st   |
1227                                         |       +-------+       |       |
1228           여기서 읽기 배리어는   ---->   \  rrrrrrrrrrrrrrrrr   |       |
1229           B 로의 스토어 전의              \     +-------+       |       |
1230           모든 결과를 CPU 2 에             ---->| A->1  |------>| 2nd   |
1231           보이도록 한다                         +-------+       |       |
1232                                                 :       :       +-------+
1233
1234
1235 하지만 CPU 1 에서의 A 업데이트는 읽기 배리어가 완료되기 전에도 보일 수도
1236 있긴 합니다:
1237
1238         +-------+       :      :                :       :
1239         |       |       +------+                +-------+
1240         |       |------>| A=1  |------      --->| A->0  |
1241         |       |       +------+      \         +-------+
1242         | CPU 1 |   wwwwwwwwwwwwwwww   \    --->| B->9  |
1243         |       |       +------+        |       +-------+
1244         |       |------>| B=2  |---     |       :       :
1245         |       |       +------+   \    |       :       :       +-------+
1246         +-------+       :      :    \   |       +-------+       |       |
1247                                      ---------->| B->2  |------>|       |
1248                                         |       +-------+       | CPU 2 |
1249                                         |       :       :       |       |
1250                                          \      :       :       |       |
1251                                           \     +-------+       |       |
1252                                            ---->| A->1  |------>| 1st   |
1253                                                 +-------+       |       |
1254                                             rrrrrrrrrrrrrrrrr   |       |
1255                                                 +-------+       |       |
1256                                                 | A->1  |------>| 2nd   |
1257                                                 +-------+       |       |
1258                                                 :       :       +-------+
1259
1260
1261 여기서 보장되는 건, 만약 B 의 로드가 B == 2 라는 결과를 봤다면, A 에의 두번째
1262 로드는 항상 A == 1 을 보게 될 것이라는 겁니다.  A 에의 첫번째 로드에는 그런
1263 보장이 없습니다; A == 0 이거나 A == 1 이거나 둘 중 하나의 결과를 보게 될겁니다.
1264
1265
1266 읽기 메모리 배리어 VS 로드 예측
1267 -------------------------------
1268
1269 많은 CPU들이 로드를 예측적으로 (speculatively) 합니다: 어떤 데이터를 메모리에서
1270 로드해야 하게 될지 예측을 했다면, 해당 데이터를 로드하는 인스트럭션을 실제로는
1271 아직 만나지 않았더라도 다른 로드 작업이 없어 버스 (bus) 가 아무 일도 하고 있지
1272 않다면, 그 데이터를 로드합니다.  이후에 실제 로드 인스트럭션이 실행되면 CPU 가
1273 이미 그 값을 가지고 있기 때문에 그 로드 인스트럭션은 즉시 완료됩니다.
1274
1275 해당 CPU 는 실제로는 그 값이 필요치 않았다는 사실이 나중에 드러날 수도 있는데 -
1276 해당 로드 인스트럭션이 브랜치로 우회되거나 했을 수 있겠죠 - , 그렇게 되면 앞서
1277 읽어둔 값을 버리거나 나중의 사용을 위해 캐시에 넣어둘 수 있습니다.
1278
1279 다음을 생각해 봅시다:
1280
1281         CPU 1                   CPU 2
1282         ======================= =======================
1283                                 LOAD B
1284                                 DIVIDE          } 나누기 명령은 일반적으로
1285                                 DIVIDE          } 긴 시간을 필요로 합니다
1286                                 LOAD A
1287
1288 는 이렇게 될 수 있습니다:
1289
1290                                                 :       :       +-------+
1291                                                 +-------+       |       |
1292                                             --->| B->2  |------>|       |
1293                                                 +-------+       | CPU 2 |
1294                                                 :       :DIVIDE |       |
1295                                                 +-------+       |       |
1296         나누기 하느라 바쁜       --->       --->| A->0  |~~~~   |       |
1297         CPU 는 A 의 LOAD 를                     +-------+   ~   |       |
1298         예측해서 수행한다                       :       :   ~   |       |
1299                                                 :       :DIVIDE |       |
1300                                                 :       :   ~   |       |
1301         나누기가 끝나면       --->     --->     :       :   ~-->|       |
1302         CPU 는 해당 LOAD 를                     :       :       |       |
1303         즉각 완료한다                           :       :       +-------+
1304
1305
1306 읽기 배리어나 주소 의존성 배리어를 두번째 로드 직전에 놓는다면:
1307
1308         CPU 1                   CPU 2
1309         ======================= =======================
1310                                 LOAD B
1311                                 DIVIDE
1312                                 DIVIDE
1313                                 <읽기 배리어>
1314                                 LOAD A
1315
1316 예측으로 얻어진 값은 사용된 배리어의 타입에 따라서 해당 값이 옳은지 검토되게
1317 됩니다.  만약 해당 메모리 영역에 변화가 없었다면, 예측으로 얻어두었던 값이
1318 사용됩니다:
1319
1320                                                 :       :       +-------+
1321                                                 +-------+       |       |
1322                                             --->| B->2  |------>|       |
1323                                                 +-------+       | CPU 2 |
1324                                                 :       :DIVIDE |       |
1325                                                 +-------+       |       |
1326         나누기 하느라 바쁜       --->       --->| A->0  |~~~~   |       |
1327         CPU 는 A 의 LOAD 를                     +-------+   ~   |       |
1328         예측한다                                :       :   ~   |       |
1329                                                 :       :DIVIDE |       |
1330                                                 :       :   ~   |       |
1331                                                 :       :   ~   |       |
1332                                             rrrrrrrrrrrrrrrr~   |       |
1333                                                 :       :   ~   |       |
1334                                                 :       :   ~-->|       |
1335                                                 :       :       |       |
1336                                                 :       :       +-------+
1337
1338
1339 하지만 다른 CPU 에서 업데이트나 무효화가 있었다면, 그 예측은 무효화되고 그 값은
1340 다시 읽혀집니다:
1341
1342                                                 :       :       +-------+
1343                                                 +-------+       |       |
1344                                             --->| B->2  |------>|       |
1345                                                 +-------+       | CPU 2 |
1346                                                 :       :DIVIDE |       |
1347                                                 +-------+       |       |
1348         나누기 하느라 바쁜       --->       --->| A->0  |~~~~   |       |
1349         CPU 는 A 의 LOAD 를                     +-------+   ~   |       |
1350         예측한다                                :       :   ~   |       |
1351                                                 :       :DIVIDE |       |
1352                                                 :       :   ~   |       |
1353                                                 :       :   ~   |       |
1354                                             rrrrrrrrrrrrrrrrr   |       |
1355                                                 +-------+       |       |
1356         예측성 동작은 무효화 되고    --->   --->| A->1  |------>|       |
1357         업데이트된 값이 다시 읽혀진다           +-------+       |       |
1358                                                 :       :       +-------+
1359
1360
1361 MULTICOPY 원자성
1362 ----------------
1363
1364 Multicopy 원자성은 실제의 컴퓨터 시스템에서 항상 제공되지는 않는, 순서 맞추기에
1365 대한 상당히 직관적인 개념으로, 특정 스토어가 모든 CPU 들에게 동시에 보여지게
1366 됨을, 달리 말하자면 모든 CPU 들이 모든 스토어들이 보여지는 순서를 동의하게 되는
1367 것입니다.  하지만, 완전한 multicopy 원자성의 사용은 가치있는 하드웨어
1368 최적화들을 무능하게 만들어버릴 수 있어서, 보다 완화된 형태의 ``다른 multicopy
1369 원자성'' 라는 이름의, 특정 스토어가 모든 -다른- CPU 들에게는 동시에 보여지게
1370 하는 보장을 대신 제공합니다.  이 문서의 뒷부분들은 이 완화된 형태에 대해 논하게
1371 됩니다만, 단순히 ``multicopy 원자성'' 이라고 부르겠습니다.
1372
1373 다음의 예가 multicopy 원자성을 보입니다:
1374
1375         CPU 1                   CPU 2                   CPU 3
1376         ======================= ======================= =======================
1377                 { X = 0, Y = 0 }
1378         STORE X=1               r1=LOAD X (reads 1)     LOAD Y (reads 1)
1379                                 <범용 배리어>              <읽기 배리어>
1380                                 STORE Y=r1              LOAD X
1381
1382 CPU 2 의 Y 로의 스토어에 사용되는 X 로드의 결과가 1 이었고 CPU 3 의 Y 로드가
1383 1을 리턴했다고 해봅시다.  이는 CPU 1 의 X 로의 스토어가 CPU 2 의 X 로부터의
1384 로드를 앞서고 CPU 2 의 Y 로의 스토어가 CPU 3 의 Y 로부터의 로드를 앞섬을
1385 의미합니다.  또한, 여기서의 메모리 배리어들은 CPU 2 가 자신의 로드를 자신의
1386 스토어 전에 수행하고, CPU 3 가 Y 로부터의 로드를 X 로부터의 로드 전에 수행함을
1387 보장합니다.  그럼 "CPU 3 의 X 로부터의 로드는 0 을 리턴할 수 있을까요?"
1388
1389 CPU 3 의 X 로드가 CPU 2 의 로드보다 뒤에 이루어졌으므로, CPU 3 의 X 로부터의
1390 로드는 1 을 리턴한다고 예상하는게 당연합니다.  이런 예상은 multicopy
1391 원자성으로부터 나옵니다: CPU B 에서 수행된 로드가 CPU A 의 같은 변수로부터의
1392 로드를 뒤따른다면 (그리고 CPU A 가 자신이 읽은 값으로 먼저 해당 변수에 스토어
1393 하지 않았다면) multicopy 원자성을 제공하는 시스템에서는, CPU B 의 로드가 CPU A
1394 의 로드와 같은 값 또는 그 나중 값을 리턴해야만 합니다.  하지만, 리눅스 커널은
1395 시스템들이 multicopy 원자성을 제공할 것을 요구하지 않습니다.
1396
1397 앞의 범용 메모리 배리어의 사용은 모든 multicopy 원자성의 부족을 보상해줍니다.
1398 앞의 예에서, CPU 2 의 X 로부터의 로드가 1 을 리턴했고 CPU 3 의 Y 로부터의
1399 로드가 1 을 리턴했다면, CPU 3 의 X 로부터의 로드는 1을 리턴해야만 합니다.
1400
1401 하지만, 의존성, 읽기 배리어, 쓰기 배리어는 항상 non-multicopy 원자성을 보상해
1402 주지는 않습니다.  예를 들어, CPU 2 의 범용 배리어가 앞의 예에서 사라져서
1403 아래처럼 데이터 의존성만 남게 되었다고 해봅시다:
1404
1405         CPU 1                   CPU 2                   CPU 3
1406         ======================= ======================= =======================
1407                 { X = 0, Y = 0 }
1408         STORE X=1               r1=LOAD X (reads 1)     LOAD Y (reads 1)
1409                                 <데이터 의존성>           <읽기 배리어>
1410                                 STORE Y=r1              LOAD X (reads 0)
1411
1412 이 변화는 non-multicopy 원자성이 만연하게 합니다: 이 예에서, CPU 2 의 X
1413 로부터의 로드가 1을 리턴하고, CPU 3 의 Y 로부터의 로드가 1 을 리턴하는데, CPU 3
1414 의 X 로부터의 로드가 0 을 리턴하는게 완전히 합법적입니다.
1415
1416 핵심은, CPU 2 의 데이터 의존성이 자신의 로드와 스토어를 순서짓지만, CPU 1 의
1417 스토어에 대한 순서는 보장하지 않는다는 것입니다.  따라서, 이 예제가 CPU 1 과
1418 CPU 2 가 스토어 버퍼나 한 수준의 캐시를 공유하는, multicopy 원자성을 제공하지
1419 않는 시스템에서 수행된다면 CPU 2 는 CPU 1 의 쓰기에 이른 접근을 할 수도
1420 있습니다.  따라서, 모든 CPU 들이 여러 접근들의 조합된 순서에 대해서 동의하게
1421 하기 위해서는 범용 배리어가 필요합니다.
1422
1423 범용 배리어는 non-multicopy 원자성만 보상할 수 있는게 아니라, -모든- CPU 들이
1424 -모든- 오퍼레이션들의 순서를 동일하게 인식하게 하는 추가적인 순서 보장을
1425 만들어냅니다.  반대로, release-acquire 짝의 연결은 이런 추가적인 순서는
1426 제공하지 않는데, 해당 연결에 들어있는 CPU 들만이 메모리 접근의 조합된 순서에
1427 대해 동의할 것으로 보장됨을 의미합니다.  예를 들어, 존경스런 Herman Hollerith
1428 의 코드를 C 코드로 변환하면:
1429
1430         int u, v, x, y, z;
1431
1432         void cpu0(void)
1433         {
1434                 r0 = smp_load_acquire(&x);
1435                 WRITE_ONCE(u, 1);
1436                 smp_store_release(&y, 1);
1437         }
1438
1439         void cpu1(void)
1440         {
1441                 r1 = smp_load_acquire(&y);
1442                 r4 = READ_ONCE(v);
1443                 r5 = READ_ONCE(u);
1444                 smp_store_release(&z, 1);
1445         }
1446
1447         void cpu2(void)
1448         {
1449                 r2 = smp_load_acquire(&z);
1450                 smp_store_release(&x, 1);
1451         }
1452
1453         void cpu3(void)
1454         {
1455                 WRITE_ONCE(v, 1);
1456                 smp_mb();
1457                 r3 = READ_ONCE(u);
1458         }
1459
1460 cpu0(), cpu1(), 그리고 cpu2() 는 smp_store_release()/smp_load_acquire() 쌍의
1461 연결에 참여되어 있으므로, 다음과 같은 결과는 나오지 않을 겁니다:
1462
1463         r0 == 1 && r1 == 1 && r2 == 1
1464
1465 더 나아가서, cpu0() 와 cpu1() 사이의 release-acquire 관계로 인해, cpu1() 은
1466 cpu0() 의 쓰기를 봐야만 하므로, 다음과 같은 결과도 없을 겁니다:
1467
1468         r1 == 1 && r5 == 0
1469
1470 하지만, release-acquire 에 의해 제공되는 순서는 해당 연결에 동참한 CPU 들에만
1471 적용되므로 cpu3() 에, 적어도 스토어들 외에는 적용되지 않습니다.  따라서, 다음과
1472 같은 결과가 가능합니다:
1473
1474         r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0
1475
1476 비슷하게, 다음과 같은 결과도 가능합니다:
1477
1478         r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0 && r5 == 1
1479
1480 cpu0(), cpu1(), 그리고 cpu2() 는 그들의 읽기와 쓰기를 순서대로 보게 되지만,
1481 release-acquire 체인에 관여되지 않은 CPU 들은 그 순서에 이견을 가질 수
1482 있습니다.  이런 이견은 smp_load_acquire() 와 smp_store_release() 의 구현에
1483 사용되는 완화된 메모리 배리어 인스트럭션들은 항상 배리어 앞의 스토어들을 뒤의
1484 로드들에 앞세울 필요는 없다는 사실에서 기인합니다.  이 말은 cpu3() 는 cpu0() 의
1485 u 로의 스토어를 cpu1() 의 v 로부터의 로드 뒤에 일어난 것으로 볼 수 있다는
1486 뜻입니다, cpu0() 와 cpu1() 은 이 두 오퍼레이션이 의도된 순서대로 일어났음에
1487 모두 동의하는데도 말입니다.
1488
1489 하지만, smp_load_acquire() 는 마술이 아님을 명심하시기 바랍니다.  구체적으로,
1490 이 함수는 단순히 순서 규칙을 지키며 인자로부터의 읽기를 수행합니다.  이것은
1491 어떤 특정한 값이 읽힐 것인지는 보장하지 -않습니다-.  따라서, 다음과 같은 결과도
1492 가능합니다:
1493
1494         r0 == 0 && r1 == 0 && r2 == 0 && r5 == 0
1495
1496 이런 결과는 어떤 것도 재배치 되지 않는, 순차적 일관성을 가진 가상의
1497 시스템에서도 일어날 수 있음을 기억해 두시기 바랍니다.
1498
1499 다시 말하지만, 당신의 코드가 모든 오퍼레이션들의 완전한 순서를 필요로 한다면,
1500 범용 배리어를 사용하십시오.
1501
1502
1503 ==================
1504 명시적 커널 배리어
1505 ==================
1506
1507 리눅스 커널은 서로 다른 단계에서 동작하는 다양한 배리어들을 가지고 있습니다:
1508
1509   (*) 컴파일러 배리어.
1510
1511   (*) CPU 메모리 배리어.
1512
1513
1514 컴파일러 배리어
1515 ---------------
1516
1517 리눅스 커널은 컴파일러가 메모리 액세스를 재배치 하는 것을 막아주는 명시적인
1518 컴파일러 배리어를 가지고 있습니다:
1519
1520         barrier();
1521
1522 이건 범용 배리어입니다 -- barrier() 의 읽기-읽기 나 쓰기-쓰기 변종은 없습니다.
1523 하지만, READ_ONCE() 와 WRITE_ONCE() 는 특정 액세스들에 대해서만 동작하는
1524 barrier() 의 완화된 형태로 볼 수 있습니다.
1525
1526 barrier() 함수는 다음과 같은 효과를 갖습니다:
1527
1528  (*) 컴파일러가 barrier() 뒤의 액세스들이 barrier() 앞의 액세스보다 앞으로
1529      재배치되지 못하게 합니다.  예를 들어, 인터럽트 핸들러 코드와 인터럽트 당한
1530      코드 사이의 통신을 신중히 하기 위해 사용될 수 있습니다.
1531
1532  (*) 루프에서, 컴파일러가 루프 조건에 사용된 변수를 매 이터레이션마다
1533      메모리에서 로드하지 않아도 되도록 최적화 하는걸 방지합니다.
1534
1535 READ_ONCE() 와 WRITE_ONCE() 함수는 싱글 쓰레드 코드에서는 문제 없지만 동시성이
1536 있는 코드에서는 문제가 될 수 있는 모든 최적화를 막습니다.  이런 류의 최적화에
1537 대한 예를 몇가지 들어보면 다음과 같습니다:
1538
1539  (*) 컴파일러는 같은 변수에 대한 로드와 스토어를 재배치 할 수 있고, 어떤
1540      경우에는 CPU가 같은 변수로부터의 로드들을 재배치할 수도 있습니다.  이는
1541      다음의 코드가:
1542
1543         a[0] = x;
1544         a[1] = x;
1545
1546      x 의 예전 값이 a[1] 에, 새 값이 a[0] 에 있게 할 수 있다는 뜻입니다.
1547      컴파일러와 CPU가 이런 일을 못하게 하려면 다음과 같이 해야 합니다:
1548
1549         a[0] = READ_ONCE(x);
1550         a[1] = READ_ONCE(x);
1551
1552      즉, READ_ONCE() 와 WRITE_ONCE() 는 여러 CPU 에서 하나의 변수에 가해지는
1553      액세스들에 캐시 일관성을 제공합니다.
1554
1555  (*) 컴파일러는 같은 변수에 대한 연속적인 로드들을 병합할 수 있습니다.  그런
1556      병합 작업으로 컴파일러는 다음의 코드를:
1557
1558         while (tmp = a)
1559                 do_something_with(tmp);
1560
1561      다음과 같이, 싱글 쓰레드 코드에서는 말이 되지만 개발자의 의도와 전혀 맞지
1562      않는 방향으로 "최적화" 할 수 있습니다:
1563
1564         if (tmp = a)
1565                 for (;;)
1566                         do_something_with(tmp);
1567
1568      컴파일러가 이런 짓을 하지 못하게 하려면 READ_ONCE() 를 사용하세요:
1569
1570         while (tmp = READ_ONCE(a))
1571                 do_something_with(tmp);
1572
1573  (*) 예컨대 레지스터 사용량이 많아 컴파일러가 모든 데이터를 레지스터에 담을 수
1574      없는 경우, 컴파일러는 변수를 다시 로드할 수 있습니다.  따라서 컴파일러는
1575      앞의 예에서 변수 'tmp' 사용을 최적화로 없애버릴 수 있습니다:
1576
1577         while (tmp = a)
1578                 do_something_with(tmp);
1579
1580      이 코드는 다음과 같이 싱글 쓰레드에서는 완벽하지만 동시성이 존재하는
1581      경우엔 치명적인 코드로 바뀔 수 있습니다:
1582
1583         while (a)
1584                 do_something_with(a);
1585
1586      예를 들어, 최적화된 이 코드는 변수 a 가 다른 CPU 에 의해 "while" 문과
1587      do_something_with() 호출 사이에 바뀌어 do_something_with() 에 0을 넘길
1588      수도 있습니다.
1589
1590      이번에도, 컴파일러가 그런 짓을 하는걸 막기 위해 READ_ONCE() 를 사용하세요:
1591
1592         while (tmp = READ_ONCE(a))
1593                 do_something_with(tmp);
1594
1595      레지스터가 부족한 상황을 겪는 경우, 컴파일러는 tmp 를 스택에 저장해둘 수도
1596      있습니다.  컴파일러가 변수를 다시 읽어들이는건 이렇게 저장해두고 후에 다시
1597      읽어들이는데 드는 오버헤드 때문입니다.  그렇게 하는게 싱글 쓰레드
1598      코드에서는 안전하므로, 안전하지 않은 경우에는 컴파일러에게 직접 알려줘야
1599      합니다.
1600
1601  (*) 컴파일러는 그 값이 무엇일지 알고 있다면 로드를 아예 안할 수도 있습니다.
1602      예를 들어, 다음의 코드는 변수 'a' 의 값이 항상 0임을 증명할 수 있다면:
1603
1604         while (tmp = a)
1605                 do_something_with(tmp);
1606
1607      이렇게 최적화 되어버릴 수 있습니다:
1608
1609         do { } while (0);
1610
1611      이 변환은 싱글 쓰레드 코드에서는 도움이 되는데 로드와 브랜치를 제거했기
1612      때문입니다.  문제는 컴파일러가 'a' 의 값을 업데이트 하는건 현재의 CPU 하나
1613      뿐이라는 가정 위에서 증명을 했다는데 있습니다.  만약 변수 'a' 가 공유되어
1614      있다면, 컴파일러의 증명은 틀린 것이 될겁니다.  컴파일러는 그 자신이
1615      생각하는 것만큼 많은 것을 알고 있지 못함을 컴파일러에게 알리기 위해
1616      READ_ONCE() 를 사용하세요:
1617
1618         while (tmp = READ_ONCE(a))
1619                 do_something_with(tmp);
1620
1621      하지만 컴파일러는 READ_ONCE() 뒤에 나오는 값에 대해서도 눈길을 두고 있음을
1622      기억하세요.  예를 들어, 다음의 코드에서 MAX 는 전처리기 매크로로, 1의 값을
1623      갖는다고 해봅시다:
1624
1625         while ((tmp = READ_ONCE(a)) % MAX)
1626                 do_something_with(tmp);
1627
1628      이렇게 되면 컴파일러는 MAX 를 가지고 수행되는 "%" 오퍼레이터의 결과가 항상
1629      0이라는 것을 알게 되고, 컴파일러가 코드를 실질적으로는 존재하지 않는
1630      것처럼 최적화 하는 것이 허용되어 버립니다.  ('a' 변수의 로드는 여전히
1631      행해질 겁니다.)
1632
1633  (*) 비슷하게, 컴파일러는 변수가 저장하려 하는 값을 이미 가지고 있다는 것을
1634      알면 스토어 자체를 제거할 수 있습니다.  이번에도, 컴파일러는 현재의 CPU
1635      만이 그 변수에 값을 쓰는 오로지 하나의 존재라고 생각하여 공유된 변수에
1636      대해서는 잘못된 일을 하게 됩니다.  예를 들어, 다음과 같은 경우가 있을 수
1637      있습니다:
1638
1639         a = 0;
1640         ... 변수 a 에 스토어를 하지 않는 코드 ...
1641         a = 0;
1642
1643      컴파일러는 변수 'a' 의 값은 이미 0이라는 것을 알고, 따라서 두번째 스토어를
1644      삭제할 겁니다.  만약 다른 CPU 가 그 사이 변수 'a' 에 다른 값을 썼다면
1645      황당한 결과가 나올 겁니다.
1646
1647      컴파일러가 그런 잘못된 추측을 하지 않도록 WRITE_ONCE() 를 사용하세요:
1648
1649         WRITE_ONCE(a, 0);
1650         ... 변수 a 에 스토어를 하지 않는 코드 ...
1651         WRITE_ONCE(a, 0);
1652
1653  (*) 컴파일러는 하지 말라고 하지 않으면 메모리 액세스들을 재배치 할 수
1654      있습니다.  예를 들어, 다음의 프로세스 레벨 코드와 인터럽트 핸들러 사이의
1655      상호작용을 생각해 봅시다:
1656
1657         void process_level(void)
1658         {
1659                 msg = get_message();
1660                 flag = true;
1661         }
1662
1663         void interrupt_handler(void)
1664         {
1665                 if (flag)
1666                         process_message(msg);
1667         }
1668
1669      이 코드에는 컴파일러가 process_level() 을 다음과 같이 변환하는 것을 막을
1670      수단이 없고, 이런 변환은 싱글쓰레드에서라면 실제로 훌륭한 선택일 수
1671      있습니다:
1672
1673         void process_level(void)
1674         {
1675                 flag = true;
1676                 msg = get_message();
1677         }
1678
1679      이 두개의 문장 사이에 인터럽트가 발생한다면, interrupt_handler() 는 의미를
1680      알 수 없는 메세지를 받을 수도 있습니다.  이걸 막기 위해 다음과 같이
1681      WRITE_ONCE() 를 사용하세요:
1682
1683         void process_level(void)
1684         {
1685                 WRITE_ONCE(msg, get_message());
1686                 WRITE_ONCE(flag, true);
1687         }
1688
1689         void interrupt_handler(void)
1690         {
1691                 if (READ_ONCE(flag))
1692                         process_message(READ_ONCE(msg));
1693         }
1694
1695      interrupt_handler() 안에서도 중첩된 인터럽트나 NMI 와 같이 인터럽트 핸들러
1696      역시 'flag' 와 'msg' 에 접근하는 또다른 무언가에 인터럽트 될 수 있다면
1697      READ_ONCE() 와 WRITE_ONCE() 를 사용해야 함을 기억해 두세요.  만약 그런
1698      가능성이 없다면, interrupt_handler() 안에서는 문서화 목적이 아니라면
1699      READ_ONCE() 와 WRITE_ONCE() 는 필요치 않습니다.  (근래의 리눅스 커널에서
1700      중첩된 인터럽트는 보통 잘 일어나지 않음도 기억해 두세요, 실제로, 어떤
1701      인터럽트 핸들러가 인터럽트가 활성화된 채로 리턴하면 WARN_ONCE() 가
1702      실행됩니다.)
1703
1704      컴파일러는 READ_ONCE() 와 WRITE_ONCE() 뒤의 READ_ONCE() 나 WRITE_ONCE(),
1705      barrier(), 또는 비슷한 것들을 담고 있지 않은 코드를 움직일 수 있을 것으로
1706      가정되어야 합니다.
1707
1708      이 효과는 barrier() 를 통해서도 만들 수 있지만, READ_ONCE() 와
1709      WRITE_ONCE() 가 좀 더 안목 높은 선택입니다: READ_ONCE() 와 WRITE_ONCE()는
1710      컴파일러에 주어진 메모리 영역에 대해서만 최적화 가능성을 포기하도록
1711      하지만, barrier() 는 컴파일러가 지금까지 기계의 레지스터에 캐시해 놓은
1712      모든 메모리 영역의 값을 버려야 하게 하기 때문입니다.  물론, 컴파일러는
1713      READ_ONCE() 와 WRITE_ONCE() 가 일어난 순서도 지켜줍니다, CPU 는 당연히
1714      그 순서를 지킬 의무가 없지만요.
1715
1716  (*) 컴파일러는 다음의 예에서와 같이 변수에의 스토어를 날조해낼 수도 있습니다:
1717
1718         if (a)
1719                 b = a;
1720         else
1721                 b = 42;
1722
1723      컴파일러는 아래와 같은 최적화로 브랜치를 줄일 겁니다:
1724
1725         b = 42;
1726         if (a)
1727                 b = a;
1728
1729      싱글 쓰레드 코드에서 이 최적화는 안전할 뿐 아니라 브랜치 갯수를
1730      줄여줍니다.  하지만 안타깝게도, 동시성이 있는 코드에서는 이 최적화는 다른
1731      CPU 가 'b' 를 로드할 때, -- 'a' 가 0이 아닌데도 -- 가짜인 값, 42를 보게
1732      되는 경우를 가능하게 합니다.  이걸 방지하기 위해 WRITE_ONCE() 를
1733      사용하세요:
1734
1735         if (a)
1736                 WRITE_ONCE(b, a);
1737         else
1738                 WRITE_ONCE(b, 42);
1739
1740      컴파일러는 로드를 만들어낼 수도 있습니다.  일반적으로는 문제를 일으키지
1741      않지만, 캐시 라인 바운싱을 일으켜 성능과 확장성을 떨어뜨릴 수 있습니다.
1742      날조된 로드를 막기 위해선 READ_ONCE() 를 사용하세요.
1743
1744  (*) 정렬된 메모리 주소에 위치한, 한번의 메모리 참조 인스트럭션으로 액세스
1745      가능한 크기의 데이터는 하나의 큰 액세스가 여러개의 작은 액세스들로
1746      대체되는 "로드 티어링(load tearing)" 과 "스토어 티어링(store tearing)" 을
1747      방지합니다.  예를 들어, 주어진 아키텍쳐가 7-bit imeediate field 를 갖는
1748      16-bit 스토어 인스트럭션을 제공한다면, 컴파일러는 다음의 32-bit 스토어를
1749      구현하는데에 두개의 16-bit store-immediate 명령을 사용하려 할겁니다:
1750
1751         p = 0x00010002;
1752
1753      스토어 할 상수를 만들고 그 값을 스토어 하기 위해 두개가 넘는 인스트럭션을
1754      사용하게 되는, 이런 종류의 최적화를 GCC 는 실제로 함을 부디 알아 두십시오.
1755      이 최적화는 싱글 쓰레드 코드에서는 성공적인 최적화 입니다.  실제로, 근래에
1756      발생한 (그리고 고쳐진) 버그는 GCC 가 volatile 스토어에 비정상적으로 이
1757      최적화를 사용하게 했습니다.  그런 버그가 없다면, 다음의 예에서
1758      WRITE_ONCE() 의 사용은 스토어 티어링을 방지합니다:
1759
1760         WRITE_ONCE(p, 0x00010002);
1761
1762      Packed 구조체의 사용 역시 다음의 예처럼  로드 / 스토어 티어링을 유발할 수
1763      있습니다:
1764
1765         struct __attribute__((__packed__)) foo {
1766                 short a;
1767                 int b;
1768                 short c;
1769         };
1770         struct foo foo1, foo2;
1771         ...
1772
1773         foo2.a = foo1.a;
1774         foo2.b = foo1.b;
1775         foo2.c = foo1.c;
1776
1777      READ_ONCE() 나 WRITE_ONCE() 도 없고 volatile 마킹도 없기 때문에,
1778      컴파일러는 이 세개의 대입문을 두개의 32-bit 로드와 두개의 32-bit 스토어로
1779      변환할 수 있습니다.  이는 'foo1.b' 의 값의 로드 티어링과 'foo2.b' 의
1780      스토어 티어링을 초래할 겁니다.  이 예에서도 READ_ONCE() 와 WRITE_ONCE()
1781      가 티어링을 막을 수 있습니다:
1782
1783         foo2.a = foo1.a;
1784         WRITE_ONCE(foo2.b, READ_ONCE(foo1.b));
1785         foo2.c = foo1.c;
1786
1787 그렇지만, volatile 로 마크된 변수에 대해서는 READ_ONCE() 와 WRITE_ONCE() 가
1788 필요치 않습니다.  예를 들어, 'jiffies' 는 volatile 로 마크되어 있기 때문에,
1789 READ_ONCE(jiffies) 라고 할 필요가 없습니다.  READ_ONCE() 와 WRITE_ONCE() 가
1790 실은 volatile 캐스팅으로 구현되어 있어서 인자가 이미 volatile 로 마크되어
1791 있다면 또다른 효과를 내지는 않기 때문입니다.
1792
1793 이 컴파일러 배리어들은 CPU 에는 직접적 효과를 전혀 만들지 않기 때문에, 결국은
1794 재배치가 일어날 수도 있음을 부디 기억해 두십시오.
1795
1796
1797 CPU 메모리 배리어
1798 -----------------
1799
1800 리눅스 커널은 다음의 일곱개 기본 CPU 메모리 배리어를 가지고 있습니다:
1801
1802         TYPE            MANDATORY               SMP CONDITIONAL
1803         =============== ======================= ===============
1804         범용          mb()                    smp_mb()
1805         쓰기          wmb()                   smp_wmb()
1806         읽기          rmb()                   smp_rmb()
1807         주소 의존성                                READ_ONCE()
1808
1809
1810 주소 의존성 배리어를 제외한 모든 메모리 배리어는 컴파일러 배리어를 포함합니다.
1811 주소 의존성은 컴파일러에의 추가적인 순서 보장을 포함하지 않습니다.
1812
1813 방백: 주소 의존성이 있는 경우, 컴파일러는 해당 로드를 올바른 순서로 일으킬
1814 것으로 (예: `a[b]` 는 a[b] 를 로드 하기 전에 b 의 값을 먼저 로드한다)
1815 기대되지만, C 언어 사양에는 컴파일러가 b 의 값을 추측 (예: 1 과 같음) 해서
1816 b  로드 전에 a 로드를 하는 코드 (예: tmp = a[1]; if (b != 1) tmp = a[b]; ) 를
1817 만들지 않아야 한다는 내용 같은 건 없습니다.  또한 컴파일러는 a[b] 를 로드한
1818 후에 b 를 또다시 로드할 수도 있어서, a[b] 보다 최신 버전의 b 값을 가질 수도
1819 있습니다.  이런 문제들의 해결책에 대한 의견 일치는 아직 없습니다만, 일단
1820 READ_ONCE() 매크로부터 보기 시작하는게 좋은 시작이 될겁니다.
1821
1822 SMP 메모리 배리어들은 유니프로세서로 컴파일된 시스템에서는 컴파일러 배리어로
1823 바뀌는데, 하나의 CPU 는 스스로 일관성을 유지하고, 겹치는 액세스들 역시 올바른
1824 순서로 행해질 것으로 생각되기 때문입니다.  하지만, 아래의 "Virtual Machine
1825 Guests" 서브섹션을 참고하십시오.
1826
1827 [!] SMP 시스템에서 공유메모리로의 접근들을 순서 세워야 할 때, SMP 메모리
1828 배리어는 _반드시_ 사용되어야 함을 기억하세요, 그대신 락을 사용하는 것으로도
1829 충분하긴 하지만 말이죠.
1830
1831 Mandatory 배리어들은 SMP 시스템에서도 UP 시스템에서도 SMP 효과만 통제하기에는
1832 불필요한 오버헤드를 갖기 때문에 SMP 효과만 통제하면 되는 곳에는 사용되지 않아야
1833 합니다.  하지만, 느슨한 순서 규칙의 메모리 I/O 윈도우를 통한 MMIO 의 효과를
1834 통제할 때에는 mandatory 배리어들이 사용될 수 있습니다.  이 배리어들은
1835 컴파일러와 CPU 모두 재배치를 못하도록 함으로써 메모리 오퍼레이션들이 디바이스에
1836 보여지는 순서에도 영향을 주기 때문에, SMP 가 아닌 시스템이라 할지라도 필요할 수
1837 있습니다.
1838
1839
1840 일부 고급 배리어 함수들도 있습니다:
1841
1842  (*) smp_store_mb(var, value)
1843
1844      이 함수는 특정 변수에 특정 값을 대입하고 범용 메모리 배리어를 칩니다.
1845      UP 컴파일에서는 컴파일러 배리어보다 더한 것을 친다고는 보장되지 않습니다.
1846
1847
1848  (*) smp_mb__before_atomic();
1849  (*) smp_mb__after_atomic();
1850
1851      이것들은 메모리 배리어를 내포하지 않는 어토믹 RMW 함수를 사용하지만 코드에
1852      메모리 배리어가 필요한 경우를 위한 것들입니다.  메모리 배리어를 내포하지
1853      않는 어토믹 RMW 함수들의 예로는 더하기, 빼기, (실패한) 조건적
1854      오퍼레이션들, _relaxed 함수들이 있으며, atomic_read 나 atomic_set 은 이에
1855      해당되지 않습니다.  메모리 배리어가 필요해지는 흔한 예로는 어토믹
1856      오퍼레이션을 사용해 레퍼런스 카운트를 수정하는 경우를 들 수 있습니다.
1857
1858      이것들은 또한 (set_bit 과 clear_bit 같은) 메모리 배리어를 내포하지 않는
1859      어토믹 RMW bitop 함수들을 위해서도 사용될 수 있습니다.
1860
1861      한 예로, 객체 하나를 무효한 것으로 표시하고 그 객체의 레퍼런스 카운트를
1862      감소시키는 다음 코드를 보세요:
1863
1864         obj->dead = 1;
1865         smp_mb__before_atomic();
1866         atomic_dec(&obj->ref_count);
1867
1868      이 코드는 객체의 업데이트된 death 마크가 레퍼런스 카운터 감소 동작
1869      *전에* 보일 것을 보장합니다.
1870
1871      더 많은 정보를 위해선 Documentation/atomic_{t,bitops}.txt 문서를
1872      참고하세요.
1873
1874
1875  (*) dma_wmb();
1876  (*) dma_rmb();
1877  (*) dma_mb();
1878
1879      이것들은 CPU 와 DMA 가능한 디바이스에서 모두 액세스 가능한 공유 메모리의
1880      읽기, 쓰기 작업들의 순서를 보장하기 위해 consistent memory 에서 사용하기
1881      위한 것들입니다.
1882
1883      예를 들어, 디바이스와 메모리를 공유하며, 디스크립터 상태 값을 사용해
1884      디스크립터가 디바이스에 속해 있는지 아니면 CPU 에 속해 있는지 표시하고,
1885      공지용 초인종(doorbell) 을 사용해 업데이트된 디스크립터가 디바이스에 사용
1886      가능해졌음을 공지하는 디바이스 드라이버를 생각해 봅시다:
1887
1888         if (desc->status != DEVICE_OWN) {
1889                 /* 디스크립터를 소유하기 전에는 데이터를 읽지 않음 */
1890                 dma_rmb();
1891
1892                 /* 데이터를 읽고 씀 */
1893                 read_data = desc->data;
1894                 desc->data = write_data;
1895
1896                 /* 상태 업데이트 전 수정사항을 반영 */
1897                 dma_wmb();
1898
1899                 /* 소유권을 수정 */
1900                 desc->status = DEVICE_OWN;
1901
1902                 /* 업데이트된 디스크립터의 디바이스에 공지 */
1903                 writel(DESC_NOTIFY, doorbell);
1904         }
1905
1906      dma_rmb() 는 디스크립터로부터 데이터를 읽어오기 전에 디바이스가 소유권을
1907      내려놓았을 것을 보장하고, dma_wmb() 는 디바이스가 자신이 소유권을 다시
1908      가졌음을 보기 전에 디스크립터에 데이터가 쓰였을 것을 보장합니다.  dma_mb()
1909      는 dma_rmb() 와 dma_wmb() 를 모두 내포합니다.  참고로, writel() 을
1910      사용하면 캐시 일관성이 있는 메모리 (cache coherent memory) 쓰기가 MMIO
1911      영역에의 쓰기 전에 완료되었을 것을 보장하므로 writel() 앞에 wmb() 를
1912      실행할 필요가 없음을 알아두시기 바랍니다.  writel() 보다 비용이 저렴한
1913      writel_relaxed() 는 이런 보장을 제공하지 않으므로 여기선 사용되지 않아야
1914      합니다.
1915
1916      writel_relaxed() 와 같은 완화된 I/O 접근자들에 대한 자세한 내용을 위해서는
1917      "커널 I/O 배리어의 효과" 섹션을, consistent memory 에 대한 자세한 내용을
1918      위해선 Documentation/core-api/dma-api.rst 문서를 참고하세요.
1919
1920  (*) pmem_wmb();
1921
1922      이것은 persistent memory 를 위한 것으로, persistent 저장소에 가해진 변경
1923      사항이 플랫폼 연속성 도메인에 도달했을 것을 보장하기 위한 것입니다.
1924
1925      예를 들어, 임시적이지 않은 pmem 영역으로의 쓰기 후, 우리는 쓰기가 플랫폼
1926      연속성 도메인에 도달했을 것을 보장하기 위해 pmem_wmb() 를 사용합니다.
1927      이는 쓰기가 뒤따르는 instruction 들이 유발하는 어떠한 데이터 액세스나
1928      데이터 전송의 시작 전에 persistent 저장소를 업데이트 했을 것을 보장합니다.
1929      이는 wmb() 에 의해 이뤄지는 순서 규칙을 포함합니다.
1930
1931      Persistent memory 에서의 로드를 위해선 현재의 읽기 메모리 배리어로도 읽기
1932      순서를 보장하는데 충분합니다.
1933
1934   (*) io_stop_wc();
1935
1936      쓰기와 결합된 특성을 갖는 메모리 액세스의 경우 (예: ioremap_wc() 에 의해
1937      리턴되는 것들), CPU 는 앞의 액세스들이 뒤따르는 것들과 병합되게끔 기다릴
1938      수 있습니다.  io_stop_wc() 는 그런 기다림이 성능에 영향을 끼칠 수 있을 때,
1939      이 매크로 앞의 쓰기-결합된 메모리 액세스들이 매크로 뒤의 것들과 병합되는
1940      것을 방지하기 위해 사용될 수 있습니다.
1941
1942 =========================
1943 암묵적 커널 메모리 배리어
1944 =========================
1945
1946 리눅스 커널의 일부 함수들은 메모리 배리어를 내장하고 있는데, 락(lock)과
1947 스케쥴링 관련 함수들이 대부분입니다.
1948
1949 여기선 _최소한의_ 보장을 설명합니다; 특정 아키텍쳐에서는 이 설명보다 더 많은
1950 보장을 제공할 수도 있습니다만 해당 아키텍쳐에 종속적인 코드 외의 부분에서는
1951 그런 보장을 기대해선 안될겁니다.
1952
1953
1954 락 ACQUISITION 함수
1955 -------------------
1956
1957 리눅스 커널은 다양한 락 구성체를 가지고 있습니다:
1958
1959  (*) 스핀 락
1960  (*) R/W 스핀 락
1961  (*) 뮤텍스
1962  (*) 세마포어
1963  (*) R/W 세마포어
1964
1965 각 구성체마다 모든 경우에 "ACQUIRE" 오퍼레이션과 "RELEASE" 오퍼레이션의 변종이
1966 존재합니다.  이 오퍼레이션들은 모두 적절한 배리어를 내포하고 있습니다:
1967
1968  (1) ACQUIRE 오퍼레이션의 영향:
1969
1970      ACQUIRE 뒤에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된
1971      뒤에 완료됩니다.
1972
1973      ACQUIRE 앞에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된 후에
1974      완료될 수 있습니다.
1975
1976  (2) RELEASE 오퍼레이션의 영향:
1977
1978      RELEASE 앞에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션이 완료되기
1979      전에 완료됩니다.
1980
1981      RELEASE 뒤에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션 완료 전에
1982      완료될 수 있습니다.
1983
1984  (3) ACQUIRE vs ACQUIRE 영향:
1985
1986      어떤 ACQUIRE 오퍼레이션보다 앞에서 요청된 모든 ACQUIRE 오퍼레이션은 그
1987      ACQUIRE 오퍼레이션 전에 완료됩니다.
1988
1989  (4) ACQUIRE vs RELEASE implication:
1990
1991      어떤 RELEASE 오퍼레이션보다 앞서 요청된 ACQUIRE 오퍼레이션은 그 RELEASE
1992      오퍼레이션보다 먼저 완료됩니다.
1993
1994  (5) 실패한 조건적 ACQUIRE 영향:
1995
1996      ACQUIRE 오퍼레이션의 일부 락(lock) 변종은 락이 곧바로 획득하기에는
1997      불가능한 상태이거나 락이 획득 가능해지도록 기다리는 도중 시그널을 받거나
1998      해서 실패할 수 있습니다.  실패한 락은 어떤 배리어도 내포하지 않습니다.
1999
2000 [!] 참고: 락 ACQUIRE 와 RELEASE 가 단방향 배리어여서 나타나는 현상 중 하나는
2001 크리티컬 섹션 바깥의 인스트럭션의 영향이 크리티컬 섹션 내부로도 들어올 수
2002 있다는 것입니다.
2003
2004 RELEASE 후에 요청되는 ACQUIRE 는 전체 메모리 배리어라 여겨지면 안되는데,
2005 ACQUIRE 앞의 액세스가 ACQUIRE 후에 수행될 수 있고, RELEASE 후의 액세스가
2006 RELEASE 전에 수행될 수도 있으며, 그 두개의 액세스가 서로를 지나칠 수도 있기
2007 때문입니다:
2008
2009         *A = a;
2010         ACQUIRE M
2011         RELEASE M
2012         *B = b;
2013
2014 는 다음과 같이 될 수도 있습니다:
2015
2016         ACQUIRE M, STORE *B, STORE *A, RELEASE M
2017
2018 ACQUIRE 와 RELEASE 가 락 획득과 해제라면, 그리고 락의 ACQUIRE 와 RELEASE 가
2019 같은 락 변수에 대한 것이라면, 해당 락을 쥐고 있지 않은 다른 CPU 의 시야에는
2020 이와 같은 재배치가 일어나는 것으로 보일 수 있습니다.  요약하자면, ACQUIRE 에
2021 이어 RELEASE 오퍼레이션을 순차적으로 실행하는 행위가 전체 메모리 배리어로
2022 생각되어선 -안됩니다-.
2023
2024 비슷하게, 앞의 반대 케이스인 RELEASE 와 ACQUIRE 두개 오퍼레이션의 순차적 실행
2025 역시 전체 메모리 배리어를 내포하지 않습니다.  따라서, RELEASE, ACQUIRE 로
2026 규정되는 크리티컬 섹션의 CPU 수행은 RELEASE 와 ACQUIRE 를 가로지를 수 있으므로,
2027 다음과 같은 코드는:
2028
2029         *A = a;
2030         RELEASE M
2031         ACQUIRE N
2032         *B = b;
2033
2034 다음과 같이 수행될 수 있습니다:
2035
2036         ACQUIRE N, STORE *B, STORE *A, RELEASE M
2037
2038 이런 재배치는 데드락을 일으킬 수도 있을 것처럼 보일 수 있습니다.  하지만, 그런
2039 데드락의 조짐이 있다면 RELEASE 는 단순히 완료될 것이므로 데드락은 존재할 수
2040 없습니다.
2041
2042         이게 어떻게 올바른 동작을 할 수 있을까요?
2043
2044         우리가 이야기 하고 있는건 재배치를 하는 CPU 에 대한 이야기이지,
2045         컴파일러에 대한 것이 아니란 점이 핵심입니다.  컴파일러 (또는, 개발자)
2046         가 오퍼레이션들을 이렇게 재배치하면, 데드락이 일어날 수 -있습-니다.
2047
2048         하지만 CPU 가 오퍼레이션들을 재배치 했다는걸 생각해 보세요.  이 예에서,
2049         어셈블리 코드 상으로는 언락이 락을 앞서게 되어 있습니다.  CPU 가 이를
2050         재배치해서 뒤의 락 오퍼레이션을 먼저 실행하게 됩니다.  만약 데드락이
2051         존재한다면, 이 락 오퍼레이션은 그저 스핀을 하며 계속해서 락을
2052         시도합니다 (또는, 한참 후에겠지만, 잠듭니다).  CPU 는 언젠가는
2053         (어셈블리 코드에서는 락을 앞서는) 언락 오퍼레이션을 실행하는데, 이 언락
2054         오퍼레이션이 잠재적 데드락을 해결하고, 락 오퍼레이션도 뒤이어 성공하게
2055         됩니다.
2056
2057         하지만 만약 락이 잠을 자는 타입이었다면요?  그런 경우에 코드는
2058         스케쥴러로 들어가려 할 거고, 여기서 결국은 메모리 배리어를 만나게
2059         되는데, 이 메모리 배리어는 앞의 언락 오퍼레이션이 완료되도록 만들고,
2060         데드락은 이번에도 해결됩니다.  잠을 자는 행위와 언락 사이의 경주 상황
2061         (race) 도 있을 수 있겠습니다만, 락 관련 기능들은 그런 경주 상황을 모든
2062         경우에 제대로 해결할 수 있어야 합니다.
2063
2064 락과 세마포어는 UP 컴파일된 시스템에서의 순서에 대해 보장을 하지 않기 때문에,
2065 그런 상황에서 인터럽트 비활성화 오퍼레이션과 함께가 아니라면 어떤 일에도 - 특히
2066 I/O 액세스와 관련해서는 - 제대로 사용될 수 없을 겁니다.
2067
2068 "CPU 간 ACQUIRING 배리어 효과" 섹션도 참고하시기 바랍니다.
2069
2070
2071 예를 들어, 다음과 같은 코드를 생각해 봅시다:
2072
2073         *A = a;
2074         *B = b;
2075         ACQUIRE
2076         *C = c;
2077         *D = d;
2078         RELEASE
2079         *E = e;
2080         *F = f;
2081
2082 여기선 다음의 이벤트 시퀀스가 생길 수 있습니다:
2083
2084         ACQUIRE, {*F,*A}, *E, {*C,*D}, *B, RELEASE
2085
2086         [+] {*F,*A} 는 조합된 액세스를 의미합니다.
2087
2088 하지만 다음과 같은 건 불가능하죠:
2089
2090         {*F,*A}, *B,    ACQUIRE, *C, *D,        RELEASE, *E
2091         *A, *B, *C,     ACQUIRE, *D,            RELEASE, *E, *F
2092         *A, *B,         ACQUIRE, *C,            RELEASE, *D, *E, *F
2093         *B,             ACQUIRE, *C, *D,        RELEASE, {*F,*A}, *E
2094
2095
2096
2097 인터럽트 비활성화 함수
2098 ----------------------
2099
2100 인터럽트를 비활성화 하는 함수 (ACQUIRE 와 동일) 와 인터럽트를 활성화 하는 함수
2101 (RELEASE 와 동일) 는 컴파일러 배리어처럼만 동작합니다.  따라서, 별도의 메모리
2102 배리어나 I/O 배리어가 필요한 상황이라면 그 배리어들은 인터럽트 비활성화 함수
2103 외의 방법으로 제공되어야만 합니다.
2104
2105
2106 슬립과 웨이크업 함수
2107 --------------------
2108
2109 글로벌 데이터에 표시된 이벤트에 의해 프로세스를 잠에 빠트리는 것과 깨우는 것은
2110 해당 이벤트를 기다리는 태스크의 태스크 상태와 그 이벤트를 알리기 위해 사용되는
2111 글로벌 데이터, 두 데이터간의 상호작용으로 볼 수 있습니다.  이것이 옳은 순서대로
2112 일어남을 분명히 하기 위해, 프로세스를 잠에 들게 하는 기능과 깨우는 기능은
2113 몇가지 배리어를 내포합니다.
2114
2115 먼저, 잠을 재우는 쪽은 일반적으로 다음과 같은 이벤트 시퀀스를 따릅니다:
2116
2117         for (;;) {
2118                 set_current_state(TASK_UNINTERRUPTIBLE);
2119                 if (event_indicated)
2120                         break;
2121                 schedule();
2122         }
2123
2124 set_current_state() 에 의해, 태스크 상태가 바뀐 후 범용 메모리 배리어가
2125 자동으로 삽입됩니다:
2126
2127         CPU 1
2128         ===============================
2129         set_current_state();
2130           smp_store_mb();
2131             STORE current->state
2132             <범용 배리어>
2133         LOAD event_indicated
2134
2135 set_current_state() 는 다음의 것들로 감싸질 수도 있습니다:
2136
2137         prepare_to_wait();
2138         prepare_to_wait_exclusive();
2139
2140 이것들 역시 상태를 설정한 후 범용 메모리 배리어를 삽입합니다.
2141 앞의 전체 시퀀스는 다음과 같은 함수들로 한번에 수행 가능한데, 이것들은 모두
2142 올바른 장소에 메모리 배리어를 삽입합니다:
2143
2144         wait_event();
2145         wait_event_interruptible();
2146         wait_event_interruptible_exclusive();
2147         wait_event_interruptible_timeout();
2148         wait_event_killable();
2149         wait_event_timeout();
2150         wait_on_bit();
2151         wait_on_bit_lock();
2152
2153
2154 두번째로, 깨우기를 수행하는 코드는 일반적으로 다음과 같을 겁니다:
2155
2156         event_indicated = 1;
2157         wake_up(&event_wait_queue);
2158
2159 또는:
2160
2161         event_indicated = 1;
2162         wake_up_process(event_daemon);
2163
2164 wake_up() 이 무언가를 깨우게 되면, 이 함수는 범용 메모리 배리어를 수행합니다.
2165 이 함수가 아무것도 깨우지 않는다면 메모리 배리어는 수행될 수도, 수행되지 않을
2166 수도 있습니다; 이 경우에 메모리 배리어를 수행할 거라 오해해선 안됩니다.  이
2167 배리어는 태스크 상태가 접근되기 전에 수행되는데, 자세히 말하면 이 이벤트를
2168 알리기 위한 STORE 와 TASK_RUNNING 으로 상태를 쓰는 STORE 사이에 수행됩니다:
2169
2170         CPU 1 (Sleeper)                 CPU 2 (Waker)
2171         =============================== ===============================
2172         set_current_state();            STORE event_indicated
2173           smp_store_mb();               wake_up();
2174             STORE current->state          ...
2175             <범용 배리어>            <범용 배리어>
2176         LOAD event_indicated              if ((LOAD task->state) & TASK_NORMAL)
2177                                             STORE task->state
2178
2179 여기서 "task" 는 깨어나지는 쓰레드이고 CPU 1 의 "current" 와 같습니다.
2180
2181 반복하지만, wake_up() 이 무언가를 정말 깨운다면 범용 메모리 배리어가 수행될
2182 것이 보장되지만, 그렇지 않다면 그런 보장이 없습니다.  이걸 이해하기 위해, X 와
2183 Y 는 모두 0 으로 초기화 되어 있다는 가정 하에 아래의 이벤트 시퀀스를 생각해
2184 봅시다:
2185
2186         CPU 1                           CPU 2
2187         =============================== ===============================
2188         X = 1;                          Y = 1;
2189         smp_mb();                       wake_up();
2190         LOAD Y                          LOAD X
2191
2192 정말로 깨우기가 행해졌다면, 두 로드 중 (최소한) 하나는 1 을 보게 됩니다.
2193 반면에, 실제 깨우기가 행해지지 않았다면, 두 로드 모두 0을 볼 수도 있습니다.
2194
2195 wake_up_process() 는 항상 범용 메모리 배리어를 수행합니다.  이 배리어 역시
2196 태스크 상태가 접근되기 전에 수행됩니다.  특히, 앞의 예제 코드에서 wake_up() 이
2197 wake_up_process() 로 대체된다면 두 로드 중 하나는 1을 볼 것이 보장됩니다.
2198
2199 사용 가능한 깨우기류 함수들로 다음과 같은 것들이 있습니다:
2200
2201         complete();
2202         wake_up();
2203         wake_up_all();
2204         wake_up_bit();
2205         wake_up_interruptible();
2206         wake_up_interruptible_all();
2207         wake_up_interruptible_nr();
2208         wake_up_interruptible_poll();
2209         wake_up_interruptible_sync();
2210         wake_up_interruptible_sync_poll();
2211         wake_up_locked();
2212         wake_up_locked_poll();
2213         wake_up_nr();
2214         wake_up_poll();
2215         wake_up_process();
2216
2217 메모리 순서규칙 관점에서, 이 함수들은 모두 wake_up() 과 같거나 보다 강한 순서
2218 보장을 제공합니다.
2219
2220 [!] 잠재우는 코드와 깨우는 코드에 내포되는 메모리 배리어들은 깨우기 전에
2221 이루어진 스토어를 잠재우는 코드가 set_current_state() 를 호출한 후에 행하는
2222 로드에 대해 순서를 맞추지 _않는다는_ 점을 기억하세요.  예를 들어, 잠재우는
2223 코드가 다음과 같고:
2224
2225         set_current_state(TASK_INTERRUPTIBLE);
2226         if (event_indicated)
2227                 break;
2228         __set_current_state(TASK_RUNNING);
2229         do_something(my_data);
2230
2231 깨우는 코드는 다음과 같다면:
2232
2233         my_data = value;
2234         event_indicated = 1;
2235         wake_up(&event_wait_queue);
2236
2237 event_indecated 에의 변경이 잠재우는 코드에게 my_data 에의 변경 후에 이루어진
2238 것으로 인지될 것이라는 보장이 없습니다.  이런 경우에는 양쪽 코드 모두 각각의
2239 데이터 액세스 사이에 메모리 배리어를 직접 쳐야 합니다.  따라서 앞의 재우는
2240 코드는 다음과 같이:
2241
2242         set_current_state(TASK_INTERRUPTIBLE);
2243         if (event_indicated) {
2244                 smp_rmb();
2245                 do_something(my_data);
2246         }
2247
2248 그리고 깨우는 코드는 다음과 같이 되어야 합니다:
2249
2250         my_data = value;
2251         smp_wmb();
2252         event_indicated = 1;
2253         wake_up(&event_wait_queue);
2254
2255
2256 그외의 함수들
2257 -------------
2258
2259 그외의 배리어를 내포하는 함수들은 다음과 같습니다:
2260
2261  (*) schedule() 과 그 유사한 것들이 완전한 메모리 배리어를 내포합니다.
2262
2263
2264 ==============================
2265 CPU 간 ACQUIRING 배리어의 효과
2266 ==============================
2267
2268 SMP 시스템에서의 락 기능들은 더욱 강력한 형태의 배리어를 제공합니다: 이
2269 배리어는 동일한 락을 사용하는 다른 CPU 들의 메모리 액세스 순서에도 영향을
2270 끼칩니다.
2271
2272
2273 ACQUIRE VS 메모리 액세스
2274 ------------------------
2275
2276 다음의 예를 생각해 봅시다: 시스템은 두개의 스핀락 (M) 과 (Q), 그리고 세개의 CPU
2277 를 가지고 있습니다; 여기에 다음의 이벤트 시퀀스가 발생합니다:
2278
2279         CPU 1                           CPU 2
2280         =============================== ===============================
2281         WRITE_ONCE(*A, a);              WRITE_ONCE(*E, e);
2282         ACQUIRE M                       ACQUIRE Q
2283         WRITE_ONCE(*B, b);              WRITE_ONCE(*F, f);
2284         WRITE_ONCE(*C, c);              WRITE_ONCE(*G, g);
2285         RELEASE M                       RELEASE Q
2286         WRITE_ONCE(*D, d);              WRITE_ONCE(*H, h);
2287
2288 *A 로의 액세스부터 *H 로의 액세스까지가 어떤 순서로 CPU 3 에게 보여질지에
2289 대해서는 각 CPU 에서의 락 사용에 의해 내포되어 있는 제약을 제외하고는 어떤
2290 보장도 존재하지 않습니다.  예를 들어, CPU 3 에게 다음과 같은 순서로 보여지는
2291 것이 가능합니다:
2292
2293         *E, ACQUIRE M, ACQUIRE Q, *G, *C, *F, *A, *B, RELEASE Q, *D, *H, RELEASE M
2294
2295 하지만 다음과 같이 보이지는 않을 겁니다:
2296
2297         *B, *C or *D preceding ACQUIRE M
2298         *A, *B or *C following RELEASE M
2299         *F, *G or *H preceding ACQUIRE Q
2300         *E, *F or *G following RELEASE Q
2301
2302
2303 =========================
2304 메모리 배리어가 필요한 곳
2305 =========================
2306
2307 설령 SMP 커널을 사용하더라도 싱글 쓰레드로 동작하는 코드는 올바르게 동작하는
2308 것으로 보여질 것이기 때문에, 평범한 시스템 운영중에 메모리 오퍼레이션 재배치는
2309 일반적으로 문제가 되지 않습니다.  하지만, 재배치가 문제가 _될 수 있는_ 네가지
2310 환경이 있습니다:
2311
2312  (*) 프로세서간 상호 작용.
2313
2314  (*) 어토믹 오퍼레이션.
2315
2316  (*) 디바이스 액세스.
2317
2318  (*) 인터럽트.
2319
2320
2321 프로세서간 상호 작용
2322 --------------------
2323
2324 두개 이상의 프로세서를 가진 시스템이 있다면, 시스템의 두개 이상의 CPU 는 동시에
2325 같은 데이터에 대한 작업을 할 수 있습니다.  이는 동기화 문제를 일으킬 수 있고,
2326 이 문제를 해결하는 일반적 방법은 락을 사용하는 것입니다.  하지만, 락은 상당히
2327 비용이 비싸서 가능하면 락을 사용하지 않고 일을 처리하는 것이 낫습니다.  이런
2328 경우, 두 CPU 모두에 영향을 끼치는 오퍼레이션들은 오동작을 막기 위해 신중하게
2329 순서가 맞춰져야 합니다.
2330
2331 예를 들어, R/W 세마포어의 느린 수행경로 (slow path) 를 생각해 봅시다.
2332 세마포어를 위해 대기를 하는 하나의 프로세스가 자신의 스택 중 일부를 이
2333 세마포어의 대기 프로세스 리스트에 링크한 채로 있습니다:
2334
2335         struct rw_semaphore {
2336                 ...
2337                 spinlock_t lock;
2338                 struct list_head waiters;
2339         };
2340
2341         struct rwsem_waiter {
2342                 struct list_head list;
2343                 struct task_struct *task;
2344         };
2345
2346 특정 대기 상태 프로세스를 깨우기 위해, up_read() 나 up_write() 함수는 다음과
2347 같은 일을 합니다:
2348
2349  (1) 다음 대기 상태 프로세스 레코드는 어디있는지 알기 위해 이 대기 상태
2350      프로세스 레코드의 next 포인터를 읽습니다;
2351
2352  (2) 이 대기 상태 프로세스의 task 구조체로의 포인터를 읽습니다;
2353
2354  (3) 이 대기 상태 프로세스가 세마포어를 획득했음을 알리기 위해 task
2355      포인터를 초기화 합니다;
2356
2357  (4) 해당 태스크에 대해 wake_up_process() 를 호출합니다; 그리고
2358
2359  (5) 해당 대기 상태 프로세스의 task 구조체를 잡고 있던 레퍼런스를 해제합니다.
2360
2361 달리 말하자면, 다음 이벤트 시퀀스를 수행해야 합니다:
2362
2363         LOAD waiter->list.next;
2364         LOAD waiter->task;
2365         STORE waiter->task;
2366         CALL wakeup
2367         RELEASE task
2368
2369 그리고 이 이벤트들이 다른 순서로 수행된다면, 오동작이 일어날 수 있습니다.
2370
2371 한번 세마포어의 대기줄에 들어갔고 세마포어 락을 놓았다면, 해당 대기 프로세스는
2372 락을 다시는 잡지 않습니다; 대신 자신의 task 포인터가 초기화 되길 기다립니다.
2373 그 레코드는 대기 프로세스의 스택에 있기 때문에, 리스트의 next 포인터가 읽혀지기
2374 _전에_ task 포인터가 지워진다면, 다른 CPU 는 해당 대기 프로세스를 시작해 버리고
2375 up*() 함수가 next 포인터를 읽기 전에 대기 프로세스의 스택을 마구 건드릴 수
2376 있습니다.
2377
2378 그렇게 되면 위의 이벤트 시퀀스에 어떤 일이 일어나는지 생각해 보죠:
2379
2380         CPU 1                           CPU 2
2381         =============================== ===============================
2382                                         down_xxx()
2383                                         Queue waiter
2384                                         Sleep
2385         up_yyy()
2386         LOAD waiter->task;
2387         STORE waiter->task;
2388                                         Woken up by other event
2389         <preempt>
2390                                         Resume processing
2391                                         down_xxx() returns
2392                                         call foo()
2393                                         foo() clobbers *waiter
2394         </preempt>
2395         LOAD waiter->list.next;
2396         --- OOPS ---
2397
2398 이 문제는 세마포어 락의 사용으로 해결될 수도 있겠지만, 그렇게 되면 깨어난 후에
2399 down_xxx() 함수가 불필요하게 스핀락을 또다시 얻어야만 합니다.
2400
2401 이 문제를 해결하는 방법은 범용 SMP 메모리 배리어를 추가하는 겁니다:
2402
2403         LOAD waiter->list.next;
2404         LOAD waiter->task;
2405         smp_mb();
2406         STORE waiter->task;
2407         CALL wakeup
2408         RELEASE task
2409
2410 이 경우에, 배리어는 시스템의 나머지 CPU 들에게 모든 배리어 앞의 메모리 액세스가
2411 배리어 뒤의 메모리 액세스보다 앞서 일어난 것으로 보이게 만듭니다.  배리어 앞의
2412 메모리 액세스들이 배리어 명령 자체가 완료되는 시점까지 완료된다고는 보장하지
2413 _않습니다_.
2414
2415 (이게 문제가 되지 않을) 단일 프로세서 시스템에서 smp_mb() 는 실제로는 그저
2416 컴파일러가 CPU 안에서의 순서를 바꾸거나 하지 않고 주어진 순서대로 명령을
2417 내리도록 하는 컴파일러 배리어일 뿐입니다.  오직 하나의 CPU 만 있으니, CPU 의
2418 의존성 순서 로직이 그 외의 모든것을 알아서 처리할 겁니다.
2419
2420
2421 어토믹 오퍼레이션
2422 -----------------
2423
2424 어토믹 오퍼레이션은 기술적으로 프로세서간 상호작용으로 분류되며 그 중 일부는
2425 전체 메모리 배리어를 내포하고 또 일부는 내포하지 않지만, 커널에서 상당히
2426 의존적으로 사용하는 기능 중 하나입니다.
2427
2428 더 많은 내용을 위해선 Documentation/atomic_t.txt 를 참고하세요.
2429
2430
2431 디바이스 액세스
2432 ---------------
2433
2434 많은 디바이스가 메모리 매핑 기법으로 제어될 수 있는데, 그렇게 제어되는
2435 디바이스는 CPU 에는 단지 특정 메모리 영역의 집합처럼 보이게 됩니다.  드라이버는
2436 그런 디바이스를 제어하기 위해 정확히 올바른 순서로 올바른 메모리 액세스를
2437 만들어야 합니다.
2438
2439 하지만, 액세스들을 재배치 하거나 조합하거나 병합하는게 더 효율적이라 판단하는
2440 영리한 CPU 나 컴파일러들을 사용하면 드라이버 코드의 조심스럽게 순서 맞춰진
2441 액세스들이 디바이스에는 요청된 순서대로 도착하지 못하게 할 수 있는 - 디바이스가
2442 오동작을 하게 할 - 잠재적 문제가 생길 수 있습니다.
2443
2444 리눅스 커널 내부에서, I/O 는 어떻게 액세스들을 적절히 순차적이게 만들 수 있는지
2445 알고 있는, - inb() 나 writel() 과 같은 - 적절한 액세스 루틴을 통해 이루어져야만
2446 합니다.  이것들은 대부분의 경우에는 명시적 메모리 배리어 와 함께 사용될 필요가
2447 없습니다만, 완화된 메모리 액세스 속성으로 I/O 메모리 윈도우로의 참조를 위해
2448 액세스 함수가 사용된다면 순서를 강제하기 위해 _mandatory_ 메모리 배리어가
2449 필요합니다.
2450
2451 더 많은 정보를 위해선 Documentation/driver-api/device-io.rst 를 참고하십시오.
2452
2453
2454 인터럽트
2455 --------
2456
2457 드라이버는 자신의 인터럽트 서비스 루틴에 의해 인터럽트 당할 수 있기 때문에
2458 드라이버의 이 두 부분은 서로의 디바이스 제어 또는 액세스 부분과 상호 간섭할 수
2459 있습니다.
2460
2461 스스로에게 인터럽트 당하는 걸 불가능하게 하고, 드라이버의 크리티컬한
2462 오퍼레이션들을 모두 인터럽트가 불가능하게 된 영역에 집어넣거나 하는 방법 (락의
2463 한 형태) 으로 이런 상호 간섭을 - 최소한 부분적으로라도 - 줄일 수 있습니다.
2464 드라이버의 인터럽트 루틴이 실행 중인 동안, 해당 드라이버의 코어는 같은 CPU 에서
2465 수행되지 않을 것이며, 현재의 인터럽트가 처리되는 중에는 또다시 인터럽트가
2466 일어나지 못하도록 되어 있으니 인터럽트 핸들러는 그에 대해서는 락을 잡지 않아도
2467 됩니다.
2468
2469 하지만, 어드레스 레지스터와 데이터 레지스터를 갖는 이더넷 카드를 다루는
2470 드라이버를 생각해 봅시다.  만약 이 드라이버의 코어가 인터럽트를 비활성화시킨
2471 채로 이더넷 카드와 대화하고 드라이버의 인터럽트 핸들러가 호출되었다면:
2472
2473         LOCAL IRQ DISABLE
2474         writew(ADDR, 3);
2475         writew(DATA, y);
2476         LOCAL IRQ ENABLE
2477         <interrupt>
2478         writew(ADDR, 4);
2479         q = readw(DATA);
2480         </interrupt>
2481
2482 만약 순서 규칙이 충분히 완화되어 있다면 데이터 레지스터에의 스토어는 어드레스
2483 레지스터에 두번째로 행해지는 스토어 뒤에 일어날 수도 있습니다:
2484
2485         STORE *ADDR = 3, STORE *ADDR = 4, STORE *DATA = y, q = LOAD *DATA
2486
2487
2488 만약 순서 규칙이 충분히 완화되어 있고 묵시적으로든 명시적으로든 배리어가
2489 사용되지 않았다면 인터럽트 비활성화 섹션에서 일어난 액세스가 바깥으로 새어서
2490 인터럽트 내에서 일어난 액세스와 섞일 수 있다고 - 그리고 그 반대도 - 가정해야만
2491 합니다.
2492
2493 그런 영역 안에서 일어나는 I/O 액세스는 묵시적 I/O 배리어를 형성하는, 엄격한
2494 순서 규칙의 I/O 레지스터로의 로드 오퍼레이션을 포함하기 때문에 일반적으로는
2495 문제가 되지 않습니다.
2496
2497
2498 하나의 인터럽트 루틴과 별도의 CPU 에서 수행중이며 서로 통신을 하는 두 루틴
2499 사이에도 비슷한 상황이 일어날 수 있습니다.  만약 그런 경우가 발생할 가능성이
2500 있다면, 순서를 보장하기 위해 인터럽트 비활성화 락이 사용되어져야만 합니다.
2501
2502
2503 ======================
2504 커널 I/O 배리어의 효과
2505 ======================
2506
2507 I/O 액세스를 통한 주변장치와의 통신은 아키텍쳐와 기기에 매우 종속적입니다.
2508 따라서, 본질적으로 이식성이 없는 드라이버는 가능한 가장 적은 오버헤드로
2509 동기화를 하기 위해 각자의 타겟 시스템의 특정 동작에 의존할 겁니다.  다양한
2510 아키텍쳐와 버스 구현에 이식성을 가지려 하는 드라이버를 위해, 커널은 다양한
2511 정도의 순서 보장을 제공하는 일련의 액세스 함수를 제공합니다.
2512
2513  (*) readX(), writeX():
2514
2515         readX() 와 writeX() MMIO 액세스 함수는 접근되는 주변장치로의 포인터를
2516         __iomem * 패러미터로 받습니다.  디폴트 I/O 기능으로 매핑되는 포인터
2517         (예: ioremap() 으로 반환되는 것) 의 순서 보장은 다음과 같습니다:
2518
2519         1. 같은 주변장치로의 모든 readX() 와 writeX() 액세스는 각자에 대해
2520            순서지어집니다.  이는 같은 CPU 쓰레드에 의한 특정 디바이스로의 MMIO
2521            레지스터 액세스가 프로그램 순서대로 도착할 것을 보장합니다.
2522
2523         2. 한 스핀락을 잡은 CPU 쓰레드에 의한 writeX() 는 같은 스핀락을 나중에
2524            잡은 다른 CPU 쓰레드에 의해 같은 주변장치를 향해 호출된 writeX()
2525            앞으로 순서지어집니다.  이는 스핀락을 잡은 채 특정 디바이스를 향해
2526            호출된 MMIO 레지스터 쓰기는 해당 락의 획득에 일관적인 순서로 도달할
2527            것을 보장합니다.
2528
2529         3. 특정 주변장치를 향한 특정 CPU 쓰레드의 writeX() 는 먼저 해당
2530            쓰레드로 전파되는, 또는 해당 쓰레드에 의해 요청된 모든 앞선 메모리
2531            쓰기가 완료되기 전까지 먼저 기다립니다.  이는 dma_alloc_coherent()
2532            를 통해 할당된 전송용 DMA 버퍼로의 해당 CPU 의 쓰기가 이 CPU 가 이
2533            전송을 시작시키기 위해 MMIO 컨트롤 레지스터에 쓰기를 할 때 DMA
2534            엔진에 보여질 것을 보장합니다.
2535
2536         4. 특정 CPU 쓰레드에 의한 주변장치로의 readX() 는 같은 쓰레드에 의한
2537            모든 뒤따르는 메모리 읽기가 시작되기 전에 완료됩니다.  이는
2538            dma_alloc_coherent() 를 통해 할당된 수신용 DMA 버퍼로부터의 CPU 의
2539            읽기는 이 DMA 수신의 완료를 표시하는 DMA 엔진의 MMIO 상태 레지스터
2540            읽기 후에는 오염된 데이터를 읽지 않을 것을 보장합니다.
2541
2542         5. CPU 에 의한 주변장치로의 readX() 는 모든 뒤따르는 delay() 루프가
2543            수행을 시작하기 전에 완료됩니다.  이는 CPU 의 특정
2544            주변장치로의 두개의 MMIO 레지스터 쓰기가 행해지는데 첫번째 쓰기가
2545            readX() 를 통해 곧바로 읽어졌고 이어 두번째 writeX() 전에 udelay(1)
2546            이 호출되었다면 이 두개의 쓰기는 최소 1us 의 간격을 두고 행해질 것을
2547            보장합니다:
2548
2549                 writel(42, DEVICE_REGISTER_0); // 디바이스에 도착함...
2550                 readl(DEVICE_REGISTER_0);
2551                 udelay(1);
2552                 writel(42, DEVICE_REGISTER_1); // ...이것보다 최소 1us 전에.
2553
2554         디폴트가 아닌 기능을 통해 얻어지는 __iomem 포인터 (예: ioremap_wc() 를
2555         통해 리턴되는 것) 의 순서 속성은 실제 아키텍쳐에 의존적이어서 이런
2556         종류의 매핑으로의 액세스는 앞서 설명된 보장사항에 의존할 수 없습니다.
2557
2558  (*) readX_relaxed(), writeX_relaxed()
2559
2560         이것들은 readX() 와 writeX() 랑 비슷하지만, 더 완화된 메모리 순서
2561         보장을 제공합니다.  구체적으로, 이것들은 일반적 메모리 액세스나 delay()
2562         루프 (예:앞의 2-5 항목) 에 대해 순서를 보장하지 않습니다만 디폴트 I/O
2563         기능으로 매핑된 __iomem 포인터에 대해 동작할 때, 같은 CPU 쓰레드에 의한
2564         같은 주변장치로의 액세스에는 순서가 맞춰질 것이 보장됩니다.
2565
2566  (*) readsX(), writesX():
2567
2568         readsX() 와 writesX() MMIO 액세스 함수는 DMA 를 수행하는데 적절치 않은,
2569         주변장치 내의 메모리 매핑된 레지스터 기반 FIFO 로의 액세스를 위해
2570         설계되었습니다.  따라서, 이 기능들은 앞서 설명된 readX_relaxed() 와
2571         writeX_relaxed() 의 순서 보장만을 제공합니다.
2572
2573  (*) inX(), outX():
2574
2575         inX() 와 outX() 액세스 함수는 일부 아키텍쳐 (특히 x86) 에서는 특수한
2576         명령어를 필요로 하며 포트에 매핑되는, 과거의 유산인 I/O 주변장치로의
2577         접근을 위해 만들어졌습니다.
2578
2579         많은 CPU 아키텍쳐가 결국은 이런 주변장치를 내부의 가상 메모리 매핑을
2580         통해 접근하기 때문에, inX() 와 outX() 가 제공하는 이식성 있는 순서
2581         보장은 디폴트 I/O 기능을 통한 매핑을 접근할 때의 readX() 와 writeX() 에
2582         의해 제공되는 것과 각각 동일합니다.
2583
2584         디바이스 드라이버는 outX() 가 리턴하기 전에 해당 I/O 주변장치로부터의
2585         완료 응답을 기다리는 쓰기 트랜잭션을 만들어 낸다고 기대할 수도
2586         있습니다.  이는 모든 아키텍쳐에서 보장되지는 않고, 따라서 이식성 있는
2587         순서 규칙의 일부분이 아닙니다.
2588
2589  (*) insX(), outsX():
2590
2591         앞에서와 같이, insX() 와 outsX() 액세스 함수는 디폴트 I/O 기능을 통한
2592         매핑을 접근할 때 각각 readX() 와 writeX() 와 같은 순서 보장을
2593         제공합니다.
2594
2595  (*) ioreadX(), iowriteX()
2596
2597         이것들은 inX()/outX() 나 readX()/writeX() 처럼 실제로 수행하는 액세스의
2598         종류에 따라 적절하게 수행될 것입니다.
2599
2600 String 액세스 함수 (insX(), outsX(), readsX() 그리고 writesX()) 의 예외를
2601 제외하고는, 앞의 모든 것이 아랫단의 주변장치가 little-endian 이라 가정하며,
2602 따라서 big-endian 아키텍쳐에서는 byte-swapping 오퍼레이션을 수행합니다.
2603
2604
2605 ===================================
2606 가정되는 가장 완화된 실행 순서 모델
2607 ===================================
2608
2609 컨셉적으로 CPU 는 주어진 프로그램에 대해 프로그램 그 자체에는 인과성 (program
2610 causality) 을 지키는 것처럼 보이게 하지만 일반적으로는 순서를 거의 지켜주지
2611 않는다고 가정되어야만 합니다.  (i386 이나 x86_64 같은) 일부 CPU 들은 코드
2612 재배치에 (powerpc 나 frv 와 같은) 다른 것들에 비해 강한 제약을 갖지만, 아키텍쳐
2613 종속적 코드 이외의 코드에서는 순서에 대한 제약이 가장 완화된 경우 (DEC Alpha)
2614 를 가정해야 합니다.
2615
2616 이 말은, CPU 에게 주어지는 인스트럭션 스트림 내의 한 인스트럭션이 앞의
2617 인스트럭션에 종속적이라면 앞의 인스트럭션은 뒤의 종속적 인스트럭션이 실행되기
2618 전에 완료[*]될 수 있어야 한다는 제약 (달리 말해서, 인과성이 지켜지는 것으로
2619 보이게 함) 외에는 자신이 원하는 순서대로 - 심지어 병렬적으로도 - 그 스트림을
2620 실행할 수 있음을 의미합니다
2621
2622  [*] 일부 인스트럭션은 하나 이상의 영향 - 조건 코드를 바꾼다던지, 레지스터나
2623      메모리를 바꾼다던지 - 을 만들어내며, 다른 인스트럭션은 다른 효과에
2624      종속적일 수 있습니다.
2625
2626 CPU 는 최종적으로 아무 효과도 만들지 않는 인스트럭션 시퀀스는 없애버릴 수도
2627 있습니다.  예를 들어, 만약 두개의 연속되는 인스트럭션이 둘 다 같은 레지스터에
2628 직접적인 값 (immediate value) 을 집어넣는다면, 첫번째 인스트럭션은 버려질 수도
2629 있습니다.
2630
2631
2632 비슷하게, 컴파일러 역시 프로그램의 인과성만 지켜준다면 인스트럭션 스트림을
2633 자신이 보기에 올바르다 생각되는대로 재배치 할 수 있습니다.
2634
2635
2636 ===============
2637 CPU 캐시의 영향
2638 ===============
2639
2640 캐시된 메모리 오퍼레이션들이 시스템 전체에 어떻게 인지되는지는 CPU 와 메모리
2641 사이에 존재하는 캐시들, 그리고 시스템 상태의 일관성을 관리하는 메모리 일관성
2642 시스템에 상당 부분 영향을 받습니다.
2643
2644 한 CPU 가 시스템의 다른 부분들과 캐시를 통해 상호작용한다면, 메모리 시스템은
2645 CPU 의 캐시들을 포함해야 하며, CPU 와 CPU 자신의 캐시 사이에서의 동작을 위한
2646 메모리 배리어를 가져야 합니다. (메모리 배리어는 논리적으로는 다음 그림의
2647 점선에서 동작합니다):
2648
2649             <--- CPU --->         :       <----------- Memory ----------->
2650                                   :
2651         +--------+    +--------+  :   +--------+    +-----------+
2652         |        |    |        |  :   |        |    |           |    +--------+
2653         |  CPU   |    | Memory |  :   | CPU    |    |           |    |        |
2654         |  Core  |--->| Access |----->| Cache  |<-->|           |    |        |
2655         |        |    | Queue  |  :   |        |    |           |--->| Memory |
2656         |        |    |        |  :   |        |    |           |    |        |
2657         +--------+    +--------+  :   +--------+    |           |    |        |
2658                                   :                 | Cache     |    +--------+
2659                                   :                 | Coherency |
2660                                   :                 | Mechanism |    +--------+
2661         +--------+    +--------+  :   +--------+    |           |    |        |
2662         |        |    |        |  :   |        |    |           |    |        |
2663         |  CPU   |    | Memory |  :   | CPU    |    |           |--->| Device |
2664         |  Core  |--->| Access |----->| Cache  |<-->|           |    |        |
2665         |        |    | Queue  |  :   |        |    |           |    |        |
2666         |        |    |        |  :   |        |    |           |    +--------+
2667         +--------+    +--------+  :   +--------+    +-----------+
2668                                   :
2669                                   :
2670
2671 특정 로드나 스토어는 해당 오퍼레이션을 요청한 CPU 의 캐시 내에서 동작을 완료할
2672 수도 있기 때문에 해당 CPU 의 바깥에는 보이지 않을 수 있지만, 다른 CPU 가 관심을
2673 갖는다면 캐시 일관성 메커니즘이 해당 캐시라인을 해당 CPU 에게 전달하고, 해당
2674 메모리 영역에 대한 오퍼레이션이 발생할 때마다 그 영향을 전파시키기 때문에, 해당
2675 오퍼레이션은 메모리에 실제로 액세스를 한것처럼 나타날 것입니다.
2676
2677 CPU 코어는 프로그램의 인과성이 유지된다고만 여겨진다면 인스트럭션들을 어떤
2678 순서로든 재배치해서 수행할 수 있습니다.  일부 인스트럭션들은 로드나 스토어
2679 오퍼레이션을 만드는데 이 오퍼레이션들은 이후 수행될 메모리 액세스 큐에 들어가게
2680 됩니다.  코어는 이 오퍼레이션들을 해당 큐에 어떤 순서로든 원하는대로 넣을 수
2681 있고, 다른 인스트럭션의 완료를 기다리도록 강제되기 전까지는 수행을 계속합니다.
2682
2683 메모리 배리어가 하는 일은 CPU 쪽에서 메모리 쪽으로 넘어가는 액세스들의 순서,
2684 그리고 그 액세스의 결과가 시스템의 다른 관찰자들에게 인지되는 순서를 제어하는
2685 것입니다.
2686
2687 [!] CPU 들은 항상 그들 자신의 로드와 스토어는 프로그램 순서대로 일어난 것으로
2688 보기 때문에, 주어진 CPU 내에서는 메모리 배리어를 사용할 필요가 _없습니다_.
2689
2690 [!] MMIO 나 다른 디바이스 액세스들은 캐시 시스템을 우회할 수도 있습니다.  우회
2691 여부는 디바이스가 액세스 되는 메모리 윈도우의 특성에 의해 결정될 수도 있고, CPU
2692 가 가지고 있을 수 있는 특수한 디바이스 통신 인스트럭션의 사용에 의해서 결정될
2693 수도 있습니다.
2694
2695
2696 캐시 일관성 VS DMA
2697 ------------------
2698
2699 모든 시스템이 DMA 를 하는 디바이스에 대해서까지 캐시 일관성을 유지하지는
2700 않습니다.  그런 경우, DMA 를 시도하는 디바이스는 RAM 으로부터 잘못된 데이터를
2701 읽을 수 있는데, 더티 캐시 라인이 CPU 의 캐시에 머무르고 있고, 바뀐 값이 아직
2702 RAM 에 써지지 않았을 수 있기 때문입니다.  이 문제를 해결하기 위해선, 커널의
2703 적절한 부분에서 각 CPU 캐시의 문제되는 비트들을 플러시 (flush) 시켜야만 합니다
2704 (그리고 그것들을 무효화 - invalidation - 시킬 수도 있겠죠).
2705
2706 또한, 디바이스에 의해 RAM 에 DMA 로 쓰여진 값은 디바이스가 쓰기를 완료한 후에
2707 CPU 의 캐시에서 RAM 으로 쓰여지는 더티 캐시 라인에 의해 덮어써질 수도 있고, CPU
2708 의 캐시에 존재하는 캐시 라인이 해당 캐시에서 삭제되고 다시 값을 읽어들이기
2709 전까지는 RAM 이 업데이트 되었다는 사실 자체가 숨겨져 버릴 수도 있습니다.  이
2710 문제를 해결하기 위해선, 커널의 적절한 부분에서 각 CPU 의 캐시 안의 문제가 되는
2711 비트들을 무효화 시켜야 합니다.
2712
2713 캐시 관리에 대한 더 많은 정보를 위해선 Documentation/core-api/cachetlb.rst 를
2714 참고하세요.
2715
2716
2717 캐시 일관성 VS MMIO
2718 -------------------
2719
2720 Memory mapped I/O 는 일반적으로 CPU 의 메모리 공간 내의 한 윈도우의 특정 부분
2721 내의 메모리 지역에 이루어지는데, 이 윈도우는 일반적인, RAM 으로 향하는
2722 윈도우와는 다른 특성을 갖습니다.
2723
2724 그런 특성 가운데 하나는, 일반적으로 그런 액세스는 캐시를 완전히 우회하고
2725 디바이스 버스로 곧바로 향한다는 것입니다.  이 말은 MMIO 액세스는 먼저
2726 시작되어서 캐시에서 완료된 메모리 액세스를 추월할 수 있다는 뜻입니다.  이런
2727 경우엔 메모리 배리어만으로는 충분치 않고, 만약 캐시된 메모리 쓰기 오퍼레이션과
2728 MMIO 액세스가 어떤 방식으로든 의존적이라면 해당 캐시는 두 오퍼레이션 사이에
2729 비워져(flush)야만 합니다.
2730
2731
2732 ======================
2733 CPU 들이 저지르는 일들
2734 ======================
2735
2736 프로그래머는 CPU 가 메모리 오퍼레이션들을 정확히 요청한대로 수행해 줄 것이라고
2737 생각하는데, 예를 들어 다음과 같은 코드를 CPU 에게 넘긴다면:
2738
2739         a = READ_ONCE(*A);
2740         WRITE_ONCE(*B, b);
2741         c = READ_ONCE(*C);
2742         d = READ_ONCE(*D);
2743         WRITE_ONCE(*E, e);
2744
2745 CPU 는 다음 인스트럭션을 처리하기 전에 현재의 인스트럭션을 위한 메모리
2746 오퍼레이션을 완료할 것이라 생각하고, 따라서 시스템 외부에서 관찰하기에도 정해진
2747 순서대로 오퍼레이션이 수행될 것으로 예상합니다:
2748
2749         LOAD *A, STORE *B, LOAD *C, LOAD *D, STORE *E.
2750
2751
2752 당연하지만, 실제로는 훨씬 엉망입니다.  많은 CPU 와 컴파일러에서 앞의 가정은
2753 성립하지 못하는데 그 이유는 다음과 같습니다:
2754
2755  (*) 로드 오퍼레이션들은 실행을 계속 해나가기 위해 곧바로 완료될 필요가 있는
2756      경우가 많은 반면, 스토어 오퍼레이션들은 종종 별다른 문제 없이 유예될 수
2757      있습니다;
2758
2759  (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으며, 필요없는 로드였다고
2760      증명된 예측적 로드의 결과는 버려집니다;
2761
2762  (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으므로, 예상된 이벤트의
2763      시퀀스와 다른 시간에 로드가 이뤄질 수 있습니다;
2764
2765  (*) 메모리 액세스 순서는 CPU 버스와 캐시를 좀 더 잘 사용할 수 있도록 재배치
2766      될 수 있습니다;
2767
2768  (*) 로드와 스토어는 인접한 위치에의 액세스들을 일괄적으로 처리할 수 있는
2769      메모리나 I/O 하드웨어 (메모리와 PCI 디바이스 둘 다 이게 가능할 수
2770      있습니다) 에 대해 요청되는 경우, 개별 오퍼레이션을 위한 트랜잭션 설정
2771      비용을 아끼기 위해 조합되어 실행될 수 있습니다; 그리고
2772
2773  (*) 해당 CPU 의 데이터 캐시가 순서에 영향을 끼칠 수도 있고, 캐시 일관성
2774      메커니즘이 - 스토어가 실제로 캐시에 도달한다면 - 이 문제를 완화시킬 수는
2775      있지만 이 일관성 관리가 다른 CPU 들에도 같은 순서로 전달된다는 보장은
2776      없습니다.
2777
2778 따라서, 앞의 코드에 대해 다른 CPU 가 보는 결과는 다음과 같을 수 있습니다:
2779
2780         LOAD *A, ..., LOAD {*C,*D}, STORE *E, STORE *B
2781
2782         ("LOAD {*C,*D}" 는 조합된 로드입니다)
2783
2784
2785 하지만, CPU 는 스스로는 일관적일 것을 보장합니다: CPU _자신_ 의 액세스들은
2786 자신에게는 메모리 배리어가 없음에도 불구하고 정확히 순서 세워진 것으로 보여질
2787 것입니다.  예를 들어 다음의 코드가 주어졌다면:
2788
2789         U = READ_ONCE(*A);
2790         WRITE_ONCE(*A, V);
2791         WRITE_ONCE(*A, W);
2792         X = READ_ONCE(*A);
2793         WRITE_ONCE(*A, Y);
2794         Z = READ_ONCE(*A);
2795
2796 그리고 외부의 영향에 의한 간섭이 없다고 가정하면, 최종 결과는 다음과 같이
2797 나타날 것이라고 예상될 수 있습니다:
2798
2799         U == *A 의 최초 값
2800         X == W
2801         Z == Y
2802         *A == Y
2803
2804 앞의 코드는 CPU 가 다음의 메모리 액세스 시퀀스를 만들도록 할겁니다:
2805
2806         U=LOAD *A, STORE *A=V, STORE *A=W, X=LOAD *A, STORE *A=Y, Z=LOAD *A
2807
2808 하지만, 별다른 개입이 없고 프로그램의 시야에 이 세상이 여전히 일관적이라고
2809 보인다는 보장만 지켜진다면 이 시퀀스는 어떤 조합으로든 재구성될 수 있으며, 각
2810 액세스들은 합쳐지거나 버려질 수 있습니다.  일부 아키텍쳐에서 CPU 는 같은 위치에
2811 대한 연속적인 로드 오퍼레이션들을 재배치 할 수 있기 때문에 앞의 예에서의
2812 READ_ONCE() 와 WRITE_ONCE() 는 반드시 존재해야 함을 알아두세요.  그런 종류의
2813 아키텍쳐에서 READ_ONCE() 와 WRITE_ONCE() 는 이 문제를 막기 위해 필요한 일을
2814 뭐가 됐든지 하게 되는데, 예를 들어 Itanium 에서는 READ_ONCE() 와 WRITE_ONCE()
2815 가 사용하는 volatile 캐스팅은 GCC 가 그런 재배치를 방지하는 특수 인스트럭션인
2816 ld.acq 와 stl.rel 인스트럭션을 각각 만들어 내도록 합니다.
2817
2818 컴파일러 역시 이 시퀀스의 액세스들을 CPU 가 보기도 전에 합치거나 버리거나 뒤로
2819 미뤄버릴 수 있습니다.
2820
2821 예를 들어:
2822
2823         *A = V;
2824         *A = W;
2825
2826 는 다음과 같이 변형될 수 있습니다:
2827
2828         *A = W;
2829
2830 따라서, 쓰기 배리어나 WRITE_ONCE() 가 없다면 *A 로의 V 값의 저장의 효과는
2831 사라진다고 가정될 수 있습니다.  비슷하게:
2832
2833         *A = Y;
2834         Z = *A;
2835
2836 는, 메모리 배리어나 READ_ONCE() 와 WRITE_ONCE() 없이는 다음과 같이 변형될 수
2837 있습니다:
2838
2839         *A = Y;
2840         Z = Y;
2841
2842 그리고 이 LOAD 오퍼레이션은 CPU 바깥에는 아예 보이지 않습니다.
2843
2844
2845 그리고, ALPHA 가 있다
2846 ---------------------
2847
2848 DEC Alpha CPU 는 가장 완화된 메모리 순서의 CPU 중 하나입니다.  뿐만 아니라,
2849 Alpha CPU 의 일부 버전은 분할된 데이터 캐시를 가지고 있어서, 의미적으로
2850 관계되어 있는 두개의 캐시 라인이 서로 다른 시간에 업데이트 되는게 가능합니다.
2851 이게 주소 의존성 배리어가 정말 필요해지는 부분인데, 주소 의존성 배리어는 메모리
2852 일관성 시스템과 함께 두개의 캐시를 동기화 시켜서, 포인터 변경과 새로운 데이터의
2853 발견을 올바른 순서로 일어나게 하기 때문입니다.
2854
2855 리눅스 커널의 메모리 배리어 모델은 Alpha 에 기초해서 정의되었습니다만, v4.15
2856 부터는 Alpha 용 READ_ONCE() 코드 내에 smp_mb() 가 추가되어서 메모리 모델로의
2857 Alpha 의 영향력이 크게 줄어들었습니다.
2858
2859
2860 가상 머신 게스트
2861 ----------------
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2863 가상 머신에서 동작하는 게스트들은 게스트 자체는 SMP 지원 없이 컴파일 되었다
2864 해도 SMP 영향을 받을 수 있습니다.  이건 UP 커널을 사용하면서 SMP 호스트와
2865 결부되어 발생하는 부작용입니다.  이 경우에는 mandatory 배리어를 사용해서 문제를
2866 해결할 수 있겠지만 그런 해결은 대부분의 경우 최적의 해결책이 아닙니다.
2867
2868 이 문제를 완벽하게 해결하기 위해, 로우 레벨의 virt_mb() 등의 매크로를 사용할 수
2869 있습니다. 이것들은 SMP 가 활성화 되어 있다면 smp_mb() 등과 동일한 효과를
2870 갖습니다만, SMP 와 SMP 아닌 시스템 모두에 대해 동일한 코드를 만들어냅니다.
2871 예를 들어, 가상 머신 게스트들은 (SMP 일 수 있는) 호스트와 동기화를 할 때에는
2872 smp_mb() 가 아니라 virt_mb() 를 사용해야 합니다.
2873
2874 이것들은 smp_mb() 류의 것들과 모든 부분에서 동일하며, 특히, MMIO 의 영향에
2875 대해서는 간여하지 않습니다: MMIO 의 영향을 제어하려면, mandatory 배리어를
2876 사용하시기 바랍니다.
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2878
2879 =======
2880 사용 예
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2883 순환식 버퍼
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2886 메모리 배리어는 순환식 버퍼를 생성자(producer)와 소비자(consumer) 사이의
2887 동기화에 락을 사용하지 않고 구현하는데에 사용될 수 있습니다.  더 자세한 내용을
2888 위해선 다음을 참고하세요:
2889
2890         Documentation/core-api/circular-buffers.rst
2891
2892
2893 =========
2894 참고 문헌
2895 =========
2896
2897 Alpha AXP Architecture Reference Manual, Second Edition (Sites & Witek,
2898 Digital Press)
2899         Chapter 5.2: Physical Address Space Characteristics
2900         Chapter 5.4: Caches and Write Buffers
2901         Chapter 5.5: Data Sharing
2902         Chapter 5.6: Read/Write Ordering
2903
2904 AMD64 Architecture Programmer's Manual Volume 2: System Programming
2905         Chapter 7.1: Memory-Access Ordering
2906         Chapter 7.4: Buffering and Combining Memory Writes
2907
2908 ARM Architecture Reference Manual (ARMv8, for ARMv8-A architecture profile)
2909         Chapter B2: The AArch64 Application Level Memory Model
2910
2911 IA-32 Intel Architecture Software Developer's Manual, Volume 3:
2912 System Programming Guide
2913         Chapter 7.1: Locked Atomic Operations
2914         Chapter 7.2: Memory Ordering
2915         Chapter 7.4: Serializing Instructions
2916
2917 The SPARC Architecture Manual, Version 9
2918         Chapter 8: Memory Models
2919         Appendix D: Formal Specification of the Memory Models
2920         Appendix J: Programming with the Memory Models
2921
2922 Storage in the PowerPC (Stone and Fitzgerald)
2923
2924 UltraSPARC Programmer Reference Manual
2925         Chapter 5: Memory Accesses and Cacheability
2926         Chapter 15: Sparc-V9 Memory Models
2927
2928 UltraSPARC III Cu User's Manual
2929         Chapter 9: Memory Models
2930
2931 UltraSPARC IIIi Processor User's Manual
2932         Chapter 8: Memory Models
2933
2934 UltraSPARC Architecture 2005
2935         Chapter 9: Memory
2936         Appendix D: Formal Specifications of the Memory Models
2937
2938 UltraSPARC T1 Supplement to the UltraSPARC Architecture 2005
2939         Chapter 8: Memory Models
2940         Appendix F: Caches and Cache Coherency
2941
2942 Solaris Internals, Core Kernel Architecture, p63-68:
2943         Chapter 3.3: Hardware Considerations for Locks and
2944                         Synchronization
2945
2946 Unix Systems for Modern Architectures, Symmetric Multiprocessing and Caching
2947 for Kernel Programmers:
2948         Chapter 13: Other Memory Models
2949
2950 Intel Itanium Architecture Software Developer's Manual: Volume 1:
2951         Section 2.6: Speculation
2952         Section 4.4: Memory Access