ath9k_htc/target_firmware/magpie_fw_dev/target/inc/k2/intr_api.h

   1 /*
   2  * Copyright (c) 2013 Qualcomm Atheros, Inc.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted (subject to the limitations in the
   7  * disclaimer below) provided that the following conditions are met:
   8  *
   9  *  * Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions and the following disclaimer.
  11  *
  12  *  * Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the
  15  *    distribution.
  16  *
  17  *  * Neither the name of Qualcomm Atheros nor the names of its
  18  *    contributors may be used to endorse or promote products derived
  19  *    from this software without specific prior written permission.
  20  *
  21  * NO EXPRESS OR IMPLIED LICENSES TO ANY PARTY'S PATENT RIGHTS ARE
  22  * GRANTED BY THIS LICENSE.  THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT
  23  * HOLDERS AND CONTRIBUTORS "AS IS" AND ANY EXPRESS OR IMPLIED
  24  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  25  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  26  * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  27  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  28  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  29  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
  30  * BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  31  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE
  32  * OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN
  33  * IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  34  */
  35 #ifndef __INTR_API_H__
  36 #define __INTR_API_H__
  37
  38 /*
  39  * Interrupt handler, for application-managed interrupts.
  40  * When an interrupt occurs, it is automatically disabled.
  41  * See A_WMAC_INTR_ATTACH() and A_MBOX_INTR_ATTACH().
  42  *
  43  * If a handler returns A_HANDLER_DONE, the interrupt is
  44  * re-enabled.  The OS calls the handler next time service
  45  * is required.  This is the normal case for a handler.
  46  *
  47  * If a handler returns A_HANDLER_YIELD, the interrupt
  48  * remains masked.  The handler is called again when
  49  * it is "convenient".  This gives the OS an opportunity
  50  * to run other code/handlers.  A handler should return
  51  * A_HANDLER_YIELD if it might dominate the CPU for too
  52  * long.
  53  *
  54  * If a handler returns A_HANDLER_NOENABLE, the interrupt
  55  * remains disabled.  It is up to the application to re-enable
  56  * the interrupt (via A_*_INTR_UNMASK) when it's appropriate.
  57  *
  58  * Note that many combinations of interrupt functions and
  59  * interrupt vectors are NOT supported: Callers should use
  60  * only the macros defined in cmnos_api.h to access the
  61  * interrupt API.
  62  */
  63 #include "cmnos_api.h"
  64
  65 typedef uint32_t A_old_intr_t;
  66
  67 //////////////////////////////////////////////////////////////////
  68 // this is copied from mercury/cmnos_xtensa.h
  69 /*
  70  * These are CMNOS interrupt manifest constants.
  71  * They have specially-chosen values that align with hardware and or
  72  * operating system values (see cmnos_interrupt_info).
  73  */
  74 #if defined(__XTENSA__)
  75 /*
  76  * Enumeration of low and medium priority interrupt numbers
  77  * which match the CPU hardware configuration:
  78  */
  79
  80 /* XTensa Level 1 interrupt */
  81 #define A_INUM_SOFTWARE        0 /* currently unused */
  82
  83 /* XTensa Level2 interrupts */
  84 #define A_INUM_XTTIMER              1  /* Tensilica timer */
  85 #define A_INUM_TBD_2                2  /* TBD */
  86 #define A_INUM_CPU_WDT              3  /* RST_CPU watchodg interrupt */
  87 #define A_INUM_TBD_4                4  /* TBD */
  88 #define A_INUM_TBD_5                5  /* TBD */
  89 #define A_INUM_TBD_6                6  /* TBD */
  90 #define A_INUM_CPU_GEN_TIMER        7  /* CPU general timer */
  91 #define A_INUM_TBD_8                8  /* TBD */
  92 #define A_INUM_TBD_9                9  /* TBD */
  93 #define A_INUM_USB_CTRL             10 /* USB core control */
  94 #define A_INUM_USB_DMA              11 /* USB DMA */
  95 #define A_INUM_TBD_12               12 /* TBD */
  96 #define A_INUM_TBD_13               13 /* TBD */
  97 #define A_INUM_TBD_14               14 /* TBD */
  98
  99 /* Level 3 interrupts */
 100 #define A_INUM_ERROR                15 /* Errors (e.g. access illegal address) */
 101 #define A_INUM_TBD_16               16 /* TBD */
 102 #define A_INUM_MAC                  17 /* MAC */
 103
 104 /* Level 5 interrupts */
 105 #define A_INUM_CPU_NMI              18 /* CPU NMI */
 106
 107 /* Number of interrupts that map directly into CPU/hal interrupt bits. */
 108 #define NUM_DIRECT_INTR             19
 109
 110 #endif
 111 //////////////////////////////////////////////////////////////////
 112
 113 #define CMNOS_IMASK_XTTIMER         (1<<A_INUM_XTTIMER)
 114 #define CMNOS_IMASK_CPU_WDT         (1<<A_INUM_CPU_WDT)
 115 #define CMNOS_IMASK_CPU_GEN_TIMER   (1<<A_INUM_CPU_GEN_TIMER)
 116 #define CMNOS_IMASK_USB_CTRL        (1<<A_INUM_USB_CTRL)
 117 #define CMNOS_IMASK_USB_DMA         (1<<A_INUM_USB_DMA)
 118 #define CMNOS_IMASK_ERROR           (1<<A_INUM_ERROR)
 119 #define CMNOS_IMASK_MAC             (1<<A_INUM_MAC)
 120 #define CMNOS_IMASK_CPU_NMI         (1<<A_INUM_CPU_NMI)
 121
 122 typedef enum inum_intr {
 123         A_INTR_TIMER = 0,
 124         A_INTR_USB_CTRL,
 125         A_INTR_USB_DMA,
 126         A_INTR_ERROR,
 127         /* add intr above here */
 128         A_INTR_NUM
 129 } A_INUM_INTR_T;
 130
 131 //////////////////////////////////////////////////////////////////
 132
 133 /*
 134  * An interrupt handler, which is a function called in response
 135  * to a hardware interrupt, possibly as a Delayed Service Routine.
 136  */
 137 typedef int (* A_handler_t)(void *);
 138 /* Return values from a handler/DSR, A_handler_t */
 139 #define A_HANDLER_NOENABLE   0   /* do not re-enable interrupts */
 140 #define A_HANDLER_DONE       1   /* all intrs handled, call on next intr */
 141 #define A_HANDLER_YIELD      2   /* leave intrs disabled and
 142                                     call back later regardless of intr state */
 143
 144 /*
 145  * An Interrupt Service Routine, which must be called
 146  * directly in interrupt context (not delayed), and which
 147  * must be very small and may not have access to all OS
 148  * functions.  These are for use only when interrupt
 149  * latency is critical; otherwise, an A_handler_t ("dsr")
 150  * is preferable.
 151  */
 152 typedef uint32_t (* A_isr_t)(void *);
 153 /* Return values from an ISR */
 154 #if defined(CYG_ISR_HANDLED)
 155 #define A_ISR_HANDLED        CYG_ISR_HANDLED
 156 #define A_ISR_CALL_DSR       CYG_ISR_CALL_DSR
 157 #else
 158 #define A_ISR_HANDLED        1
 159 #define A_ISR_CALL_DSR       2
 160 #endif
 161
 162 struct intr_api {
 163         void (*_intr_init)(void);
 164         uint32_t (* _intr_invoke_isr)(uint32_t inum);
 165         A_old_intr_t(* _intr_disable)(void);
 166         void (* _intr_restore)(A_old_intr_t);
 167
 168         void (* _intr_mask_inum)(uint32_t inum);
 169         void (* _intr_unmask_inum)(uint32_t inum);
 170         void (* _intr_attach_isr)(uint32_t inum, A_isr_t isr, void *arg);
 171         /* Low-level interrupt access, intended for use by OS modules */
 172         unsigned int (* _get_intrenable)(void);
 173         void (* _set_intrenable)(unsigned int);
 174         unsigned int (* _get_intrpending)(void);
 175         void (* _unblock_all_intrlvl)(void);
 176 };
 177
 178 #endif /* __INTR_API_H__ */